JPH05326856A - 半導体集積回路装置及びその製造方法 - Google Patents
半導体集積回路装置及びその製造方法Info
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- JPH05326856A JPH05326856A JP4126531A JP12653192A JPH05326856A JP H05326856 A JPH05326856 A JP H05326856A JP 4126531 A JP4126531 A JP 4126531A JP 12653192 A JP12653192 A JP 12653192A JP H05326856 A JPH05326856 A JP H05326856A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 42
- 238000004519 manufacturing process Methods 0.000 title claims description 16
- 239000000758 substrate Substances 0.000 claims abstract description 30
- 239000012535 impurity Substances 0.000 claims abstract description 15
- 238000000034 method Methods 0.000 claims description 10
- 150000002500 ions Chemical class 0.000 claims description 4
- 230000015572 biosynthetic process Effects 0.000 abstract 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 12
- 238000000605 extraction Methods 0.000 description 10
- 238000005468 ion implantation Methods 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】
【目的】 微細で、かつ高性能なバイポーラ・トランジ
スタを有する半導体集積回路装置を得る。 【構成】 ＭＯＳ型素子とバイポーラ型トランジスタを
同一半導体基板上に有する半導体集積回路装置におい
て、半導体基板のバイポーラ型トランジスタ側の表面上
に形成されるトレンチ２６と、そのトレンチ２６の側壁
部に少なくとも不純物を導入して形成されるＮ型エミッ
タ領域２９を設ける。
スタを有する半導体集積回路装置を得る。 【構成】 ＭＯＳ型素子とバイポーラ型トランジスタを
同一半導体基板上に有する半導体集積回路装置におい
て、半導体基板のバイポーラ型トランジスタ側の表面上
に形成されるトレンチ２６と、そのトレンチ２６の側壁
部に少なくとも不純物を導入して形成されるＮ型エミッ
タ領域２９を設ける。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置に
係り、特に、同一Ｓｉ基板上にＭＯＳ（ＣＭＯＳ）型素
子とバイポーラ型素子を同時に形成した構造を有する半
導体集積回路装置の製造方法に関するものである。
係り、特に、同一Ｓｉ基板上にＭＯＳ（ＣＭＯＳ）型素
子とバイポーラ型素子を同時に形成した構造を有する半
導体集積回路装置の製造方法に関するものである。
【０００２】
【従来の技術】従来、ＭＯＳ（ＣＭＯＳ）型素子とバイ
ポーラ型素子を同一基板上に形成する方法としては、Ｂ
ｉＭＯＳ（ＣＭＯＳ）型プロセスがあるが、この方法は
埋め込み領域を設けたエピタキシャル型基板を用い、か
つ素子分離領域を形成するために製造工程が複雑であ
り、しかも集積度が上げにくいという欠点があり、デジ
タル回路が主体であり、出力部のように、ごく一部分に
のみバイポーラ・トランジスタを使用するような回路で
は、通常のＭＯＳ基板上にバイポーラ・トランジスタを
形成する方法が採用されてきている。
ポーラ型素子を同一基板上に形成する方法としては、Ｂ
ｉＭＯＳ（ＣＭＯＳ）型プロセスがあるが、この方法は
埋め込み領域を設けたエピタキシャル型基板を用い、か
つ素子分離領域を形成するために製造工程が複雑であ
り、しかも集積度が上げにくいという欠点があり、デジ
タル回路が主体であり、出力部のように、ごく一部分に
のみバイポーラ・トランジスタを使用するような回路で
は、通常のＭＯＳ基板上にバイポーラ・トランジスタを
形成する方法が採用されてきている。
【０００３】図４及び図５はかかる従来の半導体集積回
路装置の断面図である。これらの図に示すように、Ｎ型
Ｓｉ基板１上にＰウエル領域２を形成した後、バイポー
ラ・トランジスタのベースとなるＰ型領域５を形成す
る。その後に、ＭＯＳトランジスタのゲート電極３を形
成し、そのゲート電極３をマスクとして、ソース・ドレ
イン領域４を形成する。また、これと同時にバイポーラ
・トランジスタのエミッタ６、コレクタ電極取り出し領
域７、ベース電極取り出し領域８を形成する。９はフィ
ールド酸化膜、１０は酸化膜、１１は電極配線である。
路装置の断面図である。これらの図に示すように、Ｎ型
Ｓｉ基板１上にＰウエル領域２を形成した後、バイポー
ラ・トランジスタのベースとなるＰ型領域５を形成す
る。その後に、ＭＯＳトランジスタのゲート電極３を形
成し、そのゲート電極３をマスクとして、ソース・ドレ
イン領域４を形成する。また、これと同時にバイポーラ
・トランジスタのエミッタ６、コレクタ電極取り出し領
域７、ベース電極取り出し領域８を形成する。９はフィ
ールド酸化膜、１０は酸化膜、１１は電極配線である。
【０００４】
【発明が解決しようとする課題】しかしながら、上記し
た従来の半導体集積回路装置においては、その製造方法
においてバイポーラ・トランジスタのベース領域形成工
程を追加する必要がある。更に、その製造方法を用いた
場合は、縦型のバイポーラ・トランジスタ構造において
は、コレクタ部の抵抗が大きくなる。また、横型のバイ
ポーラ・トランジスタ構造においては、面積が大きくな
る等の問題から、駆動能力の大きい高性能バイポーラ・
トランジスタを形成することが難しいという問題があっ
た。
た従来の半導体集積回路装置においては、その製造方法
においてバイポーラ・トランジスタのベース領域形成工
程を追加する必要がある。更に、その製造方法を用いた
場合は、縦型のバイポーラ・トランジスタ構造において
は、コレクタ部の抵抗が大きくなる。また、横型のバイ
ポーラ・トランジスタ構造においては、面積が大きくな
る等の問題から、駆動能力の大きい高性能バイポーラ・
トランジスタを形成することが難しいという問題があっ
た。
【０００５】本発明は、以上述べたようなＭＯＳ型基板
上にバイポーラ・トランジスタを形成する場合に生じる
面積の増加や高性能バイポーラ・トランジスタが得にく
いという問題点を除去し、微細で、かつ高性能なバイポ
ーラ・トランジスタを有する半導体集積回路装置及びそ
の製造方法を提供することを目的とする。
上にバイポーラ・トランジスタを形成する場合に生じる
面積の増加や高性能バイポーラ・トランジスタが得にく
いという問題点を除去し、微細で、かつ高性能なバイポ
ーラ・トランジスタを有する半導体集積回路装置及びそ
の製造方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明は、上記目的を達
成するために、ＭＯＳ型素子とバイポーラ型素子を同一
半導体基板上に有する半導体集積回路装置において、半
導体基板のバイポーラ型トランジスタ側の表面上に形成
されるトレンチと、そのトレンチの側壁部に少なくとも
不純物を導入して形成されるエミッタを設けるようにし
たものである。
成するために、ＭＯＳ型素子とバイポーラ型素子を同一
半導体基板上に有する半導体集積回路装置において、半
導体基板のバイポーラ型トランジスタ側の表面上に形成
されるトレンチと、そのトレンチの側壁部に少なくとも
不純物を導入して形成されるエミッタを設けるようにし
たものである。
【０００７】また、前記トレンチを２個所に並設し、一
方のトレンチの側壁部に不純物を導入して形成されるエ
ミッタと、他方のトレンチの側壁部に不純物を導入して
形成されるコレクタとを具備する。更に、ＭＯＳ型素子
とバイポーラ型素子を同一半導体基板上に有する半導体
集積回路装置の製造方法において、半導体基板のバイポ
ーラ型トランジスタ側の表面上にトレンチを形成し、そ
のトレンチの側壁部に斜めの入射角を持ってイオンを注
入し、エミッタとコレクタ又はエミッタとベースを形成
する。
方のトレンチの側壁部に不純物を導入して形成されるエ
ミッタと、他方のトレンチの側壁部に不純物を導入して
形成されるコレクタとを具備する。更に、ＭＯＳ型素子
とバイポーラ型素子を同一半導体基板上に有する半導体
集積回路装置の製造方法において、半導体基板のバイポ
ーラ型トランジスタ側の表面上にトレンチを形成し、そ
のトレンチの側壁部に斜めの入射角を持ってイオンを注
入し、エミッタとコレクタ又はエミッタとベースを形成
する。
【０００８】
【作用】本発明によれば、上記したように、Ｓｉ基板上
にＭＯＳ型素子とバイポーラ型トランジスタを同時に形
成した半導体集積回路装置において、バイポーラ型トラ
ンジスタ部にトレンチ（間口は狭いが深い溝）を設け、
その側面部にバイポーラ型トランジスタを形成する。
にＭＯＳ型素子とバイポーラ型トランジスタを同時に形
成した半導体集積回路装置において、バイポーラ型トラ
ンジスタ部にトレンチ（間口は狭いが深い溝）を設け、
その側面部にバイポーラ型トランジスタを形成する。
【０００９】したがって、ＭＯＳ型基板上に微細かつ高
性能なバイポーラ型トランジスタを有する半導体集積回
路装置を形成することができる。
性能なバイポーラ型トランジスタを有する半導体集積回
路装置を形成することができる。
【００１０】
【実施例】以下、本発明の実施例について図を参照しな
がら詳細に説明する。図１は本発明の第１の実施例を示
す半導体集積回路装置の断面図、図２及び図３はかかる
半導体集積回路装置の要部製造工程断面図である。ここ
では、Ｎ型Ｓｉ基板上にＣＭＯＳ・トランジスタとバイ
ポーラ・トランジスタが形成される半導体集積回路装置
について説明する。
がら詳細に説明する。図１は本発明の第１の実施例を示
す半導体集積回路装置の断面図、図２及び図３はかかる
半導体集積回路装置の要部製造工程断面図である。ここ
では、Ｎ型Ｓｉ基板上にＣＭＯＳ・トランジスタとバイ
ポーラ・トランジスタが形成される半導体集積回路装置
について説明する。
【００１１】まず、本発明の第１の実施例を示す半導体
集積回路装置の構造について、図１を用いて概略説明す
る。Ｎ型Ｓｉ基板２０上のＮＭＯＳ・トランジスタ領域
に、通常の方法により、Ｐウエル領域４２を形成し、そ
の後、通常のＣＭＯＳ製造方法により、全面に絶縁膜を
形成した後、通常の方法にて多結晶Ｓｉからなるゲート
電極４３を形成する。この時、バイポーラ・トランジス
タとなる部分にも多結晶Ｓｉを残す。
集積回路装置の構造について、図１を用いて概略説明す
る。Ｎ型Ｓｉ基板２０上のＮＭＯＳ・トランジスタ領域
に、通常の方法により、Ｐウエル領域４２を形成し、そ
の後、通常のＣＭＯＳ製造方法により、全面に絶縁膜を
形成した後、通常の方法にて多結晶Ｓｉからなるゲート
電極４３を形成する。この時、バイポーラ・トランジス
タとなる部分にも多結晶Ｓｉを残す。
【００１２】次に、バイポーラ・トランジスタのエミッ
タ、ベースとなる部分の多結晶Ｓｉ及びＳｉ基板に既知
の方法にてトレンチ２６を設ける。しかる後に、ホトレ
ジスト、絶縁膜及び多結晶ＳｉをマスクとしてＭＯＳ・
トランジスタのソース・ドレイン４４及びバイポーラ・
トランジスタのＰ型ベース領域２７、Ｎ型エミッタ領域
２９、及びコレクタの電極取り出し領域３０をイオン注
入にて形成する。この時、トレンチの側壁にも拡散層が
形成されるよう、イオン注入の角度を調整する。また、
拡散層の形成は、熱拡散と酸化の組み合わせで行なって
もよい。
タ、ベースとなる部分の多結晶Ｓｉ及びＳｉ基板に既知
の方法にてトレンチ２６を設ける。しかる後に、ホトレ
ジスト、絶縁膜及び多結晶ＳｉをマスクとしてＭＯＳ・
トランジスタのソース・ドレイン４４及びバイポーラ・
トランジスタのＰ型ベース領域２７、Ｎ型エミッタ領域
２９、及びコレクタの電極取り出し領域３０をイオン注
入にて形成する。この時、トレンチの側壁にも拡散層が
形成されるよう、イオン注入の角度を調整する。また、
拡散層の形成は、熱拡散と酸化の組み合わせで行なって
もよい。
【００１３】その後、バイポーラ・トランジスタ部の多
結晶Ｓｉを除去し、通常の方法によりトレンチ２６の埋
め込み電極と絶縁膜を形成する。以下、本発明の半導体
集積回路装置の要部の製造方法について図２及び図３を
用いて詳細に説明する。 （１）まず、図２（ａ）に示すように、Ｎ型Ｓｉ基板２
０上にアクティブ領域を形成後、レジスト２２をマスク
としてイオン注入法によりＰ型不純物（例えば、ＢＦ2
+ ) を導入し、ベース電極取り出し領域２３を形成す
る。２１はフィールド酸化膜である。
結晶Ｓｉを除去し、通常の方法によりトレンチ２６の埋
め込み電極と絶縁膜を形成する。以下、本発明の半導体
集積回路装置の要部の製造方法について図２及び図３を
用いて詳細に説明する。 （１）まず、図２（ａ）に示すように、Ｎ型Ｓｉ基板２
０上にアクティブ領域を形成後、レジスト２２をマスク
としてイオン注入法によりＰ型不純物（例えば、ＢＦ2
+ ) を導入し、ベース電極取り出し領域２３を形成す
る。２１はフィールド酸化膜である。
【００１４】（２）レジスト２２〔図２（ａ）参照〕を
除去後、多結晶Ｓｉを全面に堆積し、図２（ｂ）に示す
ように、多結晶Ｓｉパターン２４を形成する〔この時、
同時にＭＯＳ・トランジスタのゲート電極（図１参照）
も形成する〕。 （３）次いで、図２（ｃ）に示すように、レジストを全
面に塗布し、パターニングを行い、レジストパターン２
５を形成し、そのレジストパターン２５をマスクとし
て、多結晶Ｓｉパターン２４及びＳｉ基板２０をエッチ
ングし、トレンチ２６を形成する。
除去後、多結晶Ｓｉを全面に堆積し、図２（ｂ）に示す
ように、多結晶Ｓｉパターン２４を形成する〔この時、
同時にＭＯＳ・トランジスタのゲート電極（図１参照）
も形成する〕。 （３）次いで、図２（ｃ）に示すように、レジストを全
面に塗布し、パターニングを行い、レジストパターン２
５を形成し、そのレジストパターン２５をマスクとし
て、多結晶Ｓｉパターン２４及びＳｉ基板２０をエッチ
ングし、トレンチ２６を形成する。
【００１５】（４）次に、図２（ｄ）に示すように、パ
ターニングされたレジスト２５と多結晶Ｓｉパターン２
４をマスクとして、イオン注入によりＰ型不純物（例え
ば、Ｂ+ ）を注入し、Ｐ型ベース領域２７を形成する。
この時、イオンを斜め方向から注入することにより、ト
レンチの側壁部にもＰ型ベース領域２７を形成する。 （５）Ｐ型ベース領域形成後、図３（ａ）に示すよう
に、レジスト２８、多結晶Ｓｉパターン２４、フィール
ド酸化膜２１をマスクとして、イオン注入によりＮ型不
純物（例えばＰ+ ）を注入し、Ｎ型エミッタ領域２９及
びコレクタ電極取り出し用Ｎ+ 領域３０を形成する。こ
の時、イオンを斜め方向から注入することにより、トレ
ンチ２６の側壁部にもＮ型エミッタ領域２９を形成す
る。
ターニングされたレジスト２５と多結晶Ｓｉパターン２
４をマスクとして、イオン注入によりＰ型不純物（例え
ば、Ｂ+ ）を注入し、Ｐ型ベース領域２７を形成する。
この時、イオンを斜め方向から注入することにより、ト
レンチの側壁部にもＰ型ベース領域２７を形成する。 （５）Ｐ型ベース領域形成後、図３（ａ）に示すよう
に、レジスト２８、多結晶Ｓｉパターン２４、フィール
ド酸化膜２１をマスクとして、イオン注入によりＮ型不
純物（例えばＰ+ ）を注入し、Ｎ型エミッタ領域２９及
びコレクタ電極取り出し用Ｎ+ 領域３０を形成する。こ
の時、イオンを斜め方向から注入することにより、トレ
ンチ２６の側壁部にもＮ型エミッタ領域２９を形成す
る。
【００１６】（６）次に、図３（ｂ）に示すように、多
結晶Ｓｉ３１を全面にを堆積する。 （７）次に、図３（ｃ）に示すように、多結晶Ｓｉ３１
〔図３（ｂ）参照〕のトレンチ２６内部及び周辺部以外
をエッチングにより除去することにより、エミッタ電極
取り出し部３２を形成する。次に、全面に酸化膜３３を
ＣＶＤ法により形成する。その酸化膜３３に電極取り出
し用コンタクト孔を形成した後、Ａｌ電極配線３４を形
成する。
結晶Ｓｉ３１を全面にを堆積する。 （７）次に、図３（ｃ）に示すように、多結晶Ｓｉ３１
〔図３（ｂ）参照〕のトレンチ２６内部及び周辺部以外
をエッチングにより除去することにより、エミッタ電極
取り出し部３２を形成する。次に、全面に酸化膜３３を
ＣＶＤ法により形成する。その酸化膜３３に電極取り出
し用コンタクト孔を形成した後、Ａｌ電極配線３４を形
成する。
【００１７】上記したように、Ｎ型Ｓｉ基板２０上にＣ
ＭＯＳ・トランジスタとバイポーラ・トランジスタが形
成されており、本構造では、トレンチ２６はエミッタ部
のみに形成されており、トレンチ２６を形成後、Ｐ型と
Ｎ型の不純物を２重にドープすることにより、Ｐ型ベー
ス領域２７とＮ型エミッタ領域２９を形成するようにし
ている。この場合、バイポーラ・トランジスタ部の多結
晶Ｓｉは除去しなくても良く、このままトレンチ２６の
埋め込み電極と絶縁膜を形成する。
ＭＯＳ・トランジスタとバイポーラ・トランジスタが形
成されており、本構造では、トレンチ２６はエミッタ部
のみに形成されており、トレンチ２６を形成後、Ｐ型と
Ｎ型の不純物を２重にドープすることにより、Ｐ型ベー
ス領域２７とＮ型エミッタ領域２９を形成するようにし
ている。この場合、バイポーラ・トランジスタ部の多結
晶Ｓｉは除去しなくても良く、このままトレンチ２６の
埋め込み電極と絶縁膜を形成する。
【００１８】図６は本発明の第２の実施例を示す半導体
集積回路装置の断面図である。この図において、５０は
Ｎ型Ｓｉ基板、５１はフィールド酸化膜、５２はＰ−ウ
エル領域、５３はゲート電極、５４はＭＯＳ・トランジ
スタのソース・ドレイン、５６はトレンチ、５７はバイ
ポーラ・トランジスタのＰ型ベース領域、５８はベース
の電極取り出し領域、５９はＮ型エミッタ領域、６０は
Ｎ型コレクタ領域、６２ａはエミッタ電極取り出し部、
６２ｂはコレクタ電極取り出し部、６３は酸化膜、６４
はＡｌ電極配線である。
集積回路装置の断面図である。この図において、５０は
Ｎ型Ｓｉ基板、５１はフィールド酸化膜、５２はＰ−ウ
エル領域、５３はゲート電極、５４はＭＯＳ・トランジ
スタのソース・ドレイン、５６はトレンチ、５７はバイ
ポーラ・トランジスタのＰ型ベース領域、５８はベース
の電極取り出し領域、５９はＮ型エミッタ領域、６０は
Ｎ型コレクタ領域、６２ａはエミッタ電極取り出し部、
６２ｂはコレクタ電極取り出し部、６３は酸化膜、６４
はＡｌ電極配線である。
【００１９】この実施例においては、Ｎ型Ｓｉ基板５０
上にＣＭＯＳ・トランジスタとバイポーラ・トランジス
タが形成されており、トレンチ５６はエミッタ領域とコ
レクタ領域の２個所に形成されている。すなわち、トレ
ンチ５６を２個並設し、一方のトレンチ５６の側壁部に
不純物を導入して形成されるＮ型エミッタ領域５９と、
他方のトレンチの側壁部に不純物を導入して形成される
コレクタ６０とを形成するようにした点に特徴を有す
る。
上にＣＭＯＳ・トランジスタとバイポーラ・トランジス
タが形成されており、トレンチ５６はエミッタ領域とコ
レクタ領域の２個所に形成されている。すなわち、トレ
ンチ５６を２個並設し、一方のトレンチ５６の側壁部に
不純物を導入して形成されるＮ型エミッタ領域５９と、
他方のトレンチの側壁部に不純物を導入して形成される
コレクタ６０とを形成するようにした点に特徴を有す
る。
【００２０】上記実施例では、Ｎ型Ｓｉ基板上にＮＰＮ
バイポーラ・トランジスタを形成する場合について述べ
たが、同様の方法により、ＰＮＰバイポーラ・トランジ
スタの形成も可能であり、また、基板がＰ型の場合も同
様に可能である。なお、本発明は上記実施例に限定され
るものではなく、本発明の趣旨に基づき種々の変形が可
能であり、それらを本発明の範囲から排除するものでは
ない。
バイポーラ・トランジスタを形成する場合について述べ
たが、同様の方法により、ＰＮＰバイポーラ・トランジ
スタの形成も可能であり、また、基板がＰ型の場合も同
様に可能である。なお、本発明は上記実施例に限定され
るものではなく、本発明の趣旨に基づき種々の変形が可
能であり、それらを本発明の範囲から排除するものでは
ない。
【００２１】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、トレンチの側壁部にバイポーラ・トランジスタ
を形成することにより、ＭＯＳ型基板上に微細かつ高性
能なバイポーラ・トランジスタを有する半導体集積回路
装置を形成することが可能である。
よれば、トレンチの側壁部にバイポーラ・トランジスタ
を形成することにより、ＭＯＳ型基板上に微細かつ高性
能なバイポーラ・トランジスタを有する半導体集積回路
装置を形成することが可能である。
【図１】本発明の第１の実施例を示す半導体集積回路装
置の断面図である。
置の断面図である。
【図２】本発明の第１の実施例の半導体集積回路装置の
要部製造工程断面図（その１）である。
要部製造工程断面図（その１）である。
【図３】本発明の第１の実施例の半導体集積回路装置の
要部製造工程断面図（その２）である。
要部製造工程断面図（その２）である。
【図４】従来の第１の半導体集積回路装置の断面図であ
る。
る。
【図５】従来の第２の半導体集積回路装置の断面図であ
る。
る。
【図６】本発明の第２の実施例を示す半導体集積回路装
置の断面図である。
置の断面図である。
２０，５０ Ｎ型Ｓｉ基板 ２１，５１ フィールド酸化膜 ２２，２８ レジスト ２３，５８ ベースの電極取り出し領域 ２４ 多結晶Ｓｉパターン ２５ レジストパターン ２６，５６ トレンチ ２７，５７ Ｐ型ベース領域 ２９，５９ Ｎ型エミッタ領域 ３０ コレクタ電極取り出し用Ｎ+ 領域 ３１ 多結晶Ｓｉ ３２，６２ａ エミッタ電極取り出し部 ３３，６３ 酸化膜 ３４，６４ Ａｌ電極配線 ４２，５２ Ｐ−ウエル領域 ４３，５３ ゲート電極 ４４，５４ ソース・ドレイン ５３ ゲート電極 ６０ Ｎ型コレクタ領域 ６２ｂ コレクタ電極取り出し部
Claims (5)
- 【請求項１】 ＭＯＳ型素子とバイポーラ型素子を同一
半導体基板上に有する半導体集積回路装置において、
（ａ）半導体基板のバイポーラ型トランジスタ側の表面
上に形成されるトレンチと、（ｂ）該トレンチの側壁部
に少なくとも不純物を導入して形成されるエミッタを具
備することを特徴とする半導体集積回路装置。 - 【請求項２】 前記トレンチを２個所に並設し、一方の
トレンチの側壁部に不純物を導入して形成されるエミッ
タと、他方のトレンチの側壁部に不純物を導入して形成
されるコレクタとを具備する請求項１記載の半導体集積
回路装置。 - 【請求項３】 ＭＯＳ型素子とバイポーラ型素子を同一
半導体基板上に有する半導体集積回路装置の製造方法に
おいて、（ａ）半導体基板のバイポーラ型トランジスタ
側の表面上にトレンチを形成し、（ｂ）該トレンチの側
壁部に斜めの入射角を持ってイオンを注入し、エミッタ
とコレクタ又はエミッタとベースを形成することを特徴
とする半導体集積回路装置の製造方法。 - 【請求項４】 前記エミッタとベースの形成は、単一の
トレンチに異種の不純物の二重拡散を行うことを特徴と
する請求項３記載の半導体集積回路装置の製造方法。 - 【請求項５】 前記エミッタとコレクタの形成は、２個
所に並設されるトレンチにそれぞれ異種の不純物の拡散
を行うことを特徴とする請求項３記載の半導体集積回路
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4126531A JPH05326856A (ja) | 1992-05-20 | 1992-05-20 | 半導体集積回路装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4126531A JPH05326856A (ja) | 1992-05-20 | 1992-05-20 | 半導体集積回路装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05326856A true JPH05326856A (ja) | 1993-12-10 |
Family
ID=14937512
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4126531A Withdrawn JPH05326856A (ja) | 1992-05-20 | 1992-05-20 | 半導体集積回路装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05326856A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20250063197A (ko) * | 2023-10-31 | 2025-05-08 | 주식회사 티디에스 | 트렌치 에미터 전극을 갖는 반도체 디바이스 |
| WO2026084883A1 (en) * | 2024-10-18 | 2026-04-23 | Texas Instruments Incorporated | Three dimensional bipolar transistor |
-
1992
- 1992-05-20 JP JP4126531A patent/JPH05326856A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20250063197A (ko) * | 2023-10-31 | 2025-05-08 | 주식회사 티디에스 | 트렌치 에미터 전극을 갖는 반도체 디바이스 |
| WO2026084883A1 (en) * | 2024-10-18 | 2026-04-23 | Texas Instruments Incorporated | Three dimensional bipolar transistor |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990803 |