JPH10301895A - バス拡張装置 - Google Patents
バス拡張装置Info
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- JPH10301895A JPH10301895A JP11251197A JP11251197A JPH10301895A JP H10301895 A JPH10301895 A JP H10301895A JP 11251197 A JP11251197 A JP 11251197A JP 11251197 A JP11251197 A JP 11251197A JP H10301895 A JPH10301895 A JP H10301895A
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Abstract
(57)【要約】
【課題】 異なるデータ幅を有する２つの並列バス間
で、バスのデータ幅に応じてデータ幅を変換して転送す
ることのできるバス拡張装置を提供する。 【解決手段】 拡張バス４０のデータ信号線４１からの
並列データＤＢ０〜６３は、ＦＦ２２で保持されてセレ
クタ２３に与えられる。セレクタ２３は、クロック信号
ＣＫＡに基づいて、下位ビットＤＢ０〜３１及び上位ビ
ットＤＢ３２〜６３を交互に選択してバッファ２４へ出
力する。転送制御部２５は、転送データの宛先とデータ
長に基づいて、バッファ２４からシステムバス３０への
出力のオン／オフ制御を行う。一方、システムバス３０
のデータ信号線３１からの並列データＤＡ０〜３１は、
ＦＦ２７ａ，２７ｂで交互に保持されてバッファ２８
ａ，２８ｂへ出力される。転送制御部２９は、転送デー
タの宛先データ長に基づいて、バッファ２８ａ，２８ｂ
から拡張バス４０への出力のオン／オフ制御を行う。
で、バスのデータ幅に応じてデータ幅を変換して転送す
ることのできるバス拡張装置を提供する。 【解決手段】 拡張バス４０のデータ信号線４１からの
並列データＤＢ０〜６３は、ＦＦ２２で保持されてセレ
クタ２３に与えられる。セレクタ２３は、クロック信号
ＣＫＡに基づいて、下位ビットＤＢ０〜３１及び上位ビ
ットＤＢ３２〜６３を交互に選択してバッファ２４へ出
力する。転送制御部２５は、転送データの宛先とデータ
長に基づいて、バッファ２４からシステムバス３０への
出力のオン／オフ制御を行う。一方、システムバス３０
のデータ信号線３１からの並列データＤＡ０〜３１は、
ＦＦ２７ａ，２７ｂで交互に保持されてバッファ２８
ａ，２８ｂへ出力される。転送制御部２９は、転送デー
タの宛先データ長に基づいて、バッファ２８ａ，２８ｂ
から拡張バス４０への出力のオン／オフ制御を行う。
Description
【０００１】
【発明の属する技術分野】本発明は、電子交換機等のよ
うに複数の制御装置を有する装置において、各制御装置
間を並列バスで接続するときに、その駆動容量を拡張す
るために使用するバス拡張装置、特に異なるデータ幅を
有する並列バス間のバス拡張装置に関するものである。
うに複数の制御装置を有する装置において、各制御装置
間を並列バスで接続するときに、その駆動容量を拡張す
るために使用するバス拡張装置、特に異なるデータ幅を
有する並列バス間のバス拡張装置に関するものである。
【０００２】
【従来の技術】図２は、従来のバス拡張装置を使用した
マルチプロセッサシステムの一例を示す概略の構成図で
ある。このマルチプロセッサシステムは、システム全体
の制御を行うマスタプロセッサ１と、このマスタプロセ
ッサ１の制御下でそれぞれに割当てられた処理を行う複
数のスレーブプロセッサ２ａ，２ｂ，…を有している。
マスタプロセッサ１は、各スレーブプロセッサ２ａ，２
ｂ，…を制御するためのシステムバス３に接続されてい
る。システムバス３は、プロセッサ間のデータを並列に
転送するための複数のデータ信号線３ａ、該データの転
送方向を指定する転送制御線３ｂ、及びシステム共通の
クロック信号ＣＬＫを伝送するクロック信号線３ｃ等で
構成されている。このシステムバス３に、複数のスレー
ブプロセッサ２ａ，２ｂ，…が共通接続されている。一
方、このマルチプロセッサシステムは、システムバス３
と同様に、複数のデータ信号線４ａ、転送制御線４ｂ、
及びクロック信号線４ｃ等で構成された拡張バス４を有
している。そして、この拡張バス４に複数のスレーブプ
ロセッサ２ｃ，２ｄ，…が共通接続されている。
マルチプロセッサシステムの一例を示す概略の構成図で
ある。このマルチプロセッサシステムは、システム全体
の制御を行うマスタプロセッサ１と、このマスタプロセ
ッサ１の制御下でそれぞれに割当てられた処理を行う複
数のスレーブプロセッサ２ａ，２ｂ，…を有している。
マスタプロセッサ１は、各スレーブプロセッサ２ａ，２
ｂ，…を制御するためのシステムバス３に接続されてい
る。システムバス３は、プロセッサ間のデータを並列に
転送するための複数のデータ信号線３ａ、該データの転
送方向を指定する転送制御線３ｂ、及びシステム共通の
クロック信号ＣＬＫを伝送するクロック信号線３ｃ等で
構成されている。このシステムバス３に、複数のスレー
ブプロセッサ２ａ，２ｂ，…が共通接続されている。一
方、このマルチプロセッサシステムは、システムバス３
と同様に、複数のデータ信号線４ａ、転送制御線４ｂ、
及びクロック信号線４ｃ等で構成された拡張バス４を有
している。そして、この拡張バス４に複数のスレーブプ
ロセッサ２ｃ，２ｄ，…が共通接続されている。
【０００３】システムバス３と拡張バス４の間は、バス
拡張装置１０を介して接続されている。バス拡張装置１
０は、システムバス３に接続されるスレーブプロセッサ
２ａ，２ｂ，…の数が多く、各プロセッサ１，２ａ等の
バス駆動能力を越えるような場合に、拡張バス４に負荷
を分散させるための装置である。バス拡張装置１０は、
３ステートバッファ１１を有している。３ステートバッ
ファ１１の入力側はシステムバス３の各データ信号線３
ａに接続され、出力側が拡張バス４の各データ信号線４
ａに接続されている。３ステートバッファ１１の制御端
子には、従属接続されたインバータ１２，１３を介して
システムバス３の転送制御線３ｂからの信号が与えられ
ている。また、バス拡張装置１０は、３ステートバッフ
ァ１４を有している。３ステートバッファ１４の入力側
は拡張バス４の各データ信号線４ａに接続され、出力側
がシステムバス３の各データ信号線３ａに接続されてい
る。３ステートバッファ１４の制御端子には、インバー
タ１２の出力側が接続されている。インバータ１２の出
力側は、更にインバータ１５を介して拡張バス４の転送
制御線４ｂに接続されている。そして、システムバス３
のクロック信号線３ｃは、従属接続されたインバータ１
６，１７を介して拡張バス４のクロック信号線４ｃに接
続されている。
拡張装置１０を介して接続されている。バス拡張装置１
０は、システムバス３に接続されるスレーブプロセッサ
２ａ，２ｂ，…の数が多く、各プロセッサ１，２ａ等の
バス駆動能力を越えるような場合に、拡張バス４に負荷
を分散させるための装置である。バス拡張装置１０は、
３ステートバッファ１１を有している。３ステートバッ
ファ１１の入力側はシステムバス３の各データ信号線３
ａに接続され、出力側が拡張バス４の各データ信号線４
ａに接続されている。３ステートバッファ１１の制御端
子には、従属接続されたインバータ１２，１３を介して
システムバス３の転送制御線３ｂからの信号が与えられ
ている。また、バス拡張装置１０は、３ステートバッフ
ァ１４を有している。３ステートバッファ１４の入力側
は拡張バス４の各データ信号線４ａに接続され、出力側
がシステムバス３の各データ信号線３ａに接続されてい
る。３ステートバッファ１４の制御端子には、インバー
タ１２の出力側が接続されている。インバータ１２の出
力側は、更にインバータ１５を介して拡張バス４の転送
制御線４ｂに接続されている。そして、システムバス３
のクロック信号線３ｃは、従属接続されたインバータ１
６，１７を介して拡張バス４のクロック信号線４ｃに接
続されている。
【０００４】このようなバス拡張装置１０を有するマル
チプロセッサシステムにおいて、マスタプロセッサ１か
らデータを出力する場合、システムバス３のデータ信号
線３ａに複数ビットのデータを並列に出力するととも
に、転送制御線３ｂにレベル“Ｈ”の信号を出力する。
これにより、マスタプロセッサ１からのデータが、３ス
テートバッファ１１を介して拡張バス４のデータ信号線
４ａに転送される。一方、マスタプロセッサ１が、例え
ば拡張バス４に接続されたスレーブプロセッサ２ｃから
のデータを受信する場合、このマスタプロセッサ１は、
スレーブプロセッサ２ｃにデータを出力させる旨の指示
を与えた後、転送制御線３ｂにレベル“Ｌ”の信号を出
力する。これにより、スレーブプロセッサ２ｃから拡張
バス４のデータ信号線４ａに並列に出力されたデータ
は、３ステートバッファ１５を介してシステムバス３の
データ信号線３ａに転送され、マスタプロセッサ１で受
信することができる。
チプロセッサシステムにおいて、マスタプロセッサ１か
らデータを出力する場合、システムバス３のデータ信号
線３ａに複数ビットのデータを並列に出力するととも
に、転送制御線３ｂにレベル“Ｈ”の信号を出力する。
これにより、マスタプロセッサ１からのデータが、３ス
テートバッファ１１を介して拡張バス４のデータ信号線
４ａに転送される。一方、マスタプロセッサ１が、例え
ば拡張バス４に接続されたスレーブプロセッサ２ｃから
のデータを受信する場合、このマスタプロセッサ１は、
スレーブプロセッサ２ｃにデータを出力させる旨の指示
を与えた後、転送制御線３ｂにレベル“Ｌ”の信号を出
力する。これにより、スレーブプロセッサ２ｃから拡張
バス４のデータ信号線４ａに並列に出力されたデータ
は、３ステートバッファ１５を介してシステムバス３の
データ信号線３ａに転送され、マスタプロセッサ１で受
信することができる。
【０００５】
【発明が解決しようとする課題】しかしながら、従来の
バス拡張装置を使用したマルチプロセッサシステムで
は、次のような課題があった。即ち、システムバス３の
データ信号線３ａと拡張バス４のデータ信号線４ａの本
数は同一である。従って、システムバス３に接続される
マスタプロセッサ１、スレーブプロセッサ２ａ等のデー
タ幅と、拡張バス４に接続されるスレーブプロセッサ２
ｃ等のデータ幅とが等しければ、何等問題は生じない。
しかしながら、処理内容に合わせて、例えば６４ビット
のデータを処理するプロセッサと、３２ビットのデータ
を処理するプロセッサを組み合わせたマルチプロセッサ
システムが出現している。このような場合、データ幅の
大きい方のプロセッサが、データ幅の小さい方のプロセ
ッサのデータ幅にあわせてデータ転送を行う必要があ
り、ソフトウエア上での処理が複雑になり、高速なデー
タ転送が困難になるという課題があった。本発明は、前
記従来技術が持っていた課題を解決し、異なるデータ幅
を有する２つの並列バスの間で、バス上に転送されるデ
ータ長に応じてデータ幅を変換して転送することのでき
るバス拡張装置を提供するものである。
バス拡張装置を使用したマルチプロセッサシステムで
は、次のような課題があった。即ち、システムバス３の
データ信号線３ａと拡張バス４のデータ信号線４ａの本
数は同一である。従って、システムバス３に接続される
マスタプロセッサ１、スレーブプロセッサ２ａ等のデー
タ幅と、拡張バス４に接続されるスレーブプロセッサ２
ｃ等のデータ幅とが等しければ、何等問題は生じない。
しかしながら、処理内容に合わせて、例えば６４ビット
のデータを処理するプロセッサと、３２ビットのデータ
を処理するプロセッサを組み合わせたマルチプロセッサ
システムが出現している。このような場合、データ幅の
大きい方のプロセッサが、データ幅の小さい方のプロセ
ッサのデータ幅にあわせてデータ転送を行う必要があ
り、ソフトウエア上での処理が複雑になり、高速なデー
タ転送が困難になるという課題があった。本発明は、前
記従来技術が持っていた課題を解決し、異なるデータ幅
を有する２つの並列バスの間で、バス上に転送されるデ
ータ長に応じてデータ幅を変換して転送することのでき
るバス拡張装置を提供するものである。
【０００６】
【課題を解決するための手段】前記課題を解決するた
め、本発明の内の第１の発明は、データの宛先及びデー
タ長を示す情報を含むＮビットのヘッダ部と、それに続
く単数または複数のＮビット単位のデータとを、第１の
形式の並列データとして逐次Ｎビットずつ転送する第１
の並列バスと、前記ヘッダ部と同様のヘッダ部と、それ
に続く単数または複数のＮビット単位のデータとが、２
Ｎビットずつ並列にされた第２の形式の並列データを逐
次転送する第２の並列バスとの間を、接続することによ
ってバスの駆動容量を拡張するバス拡張装置を、次のよ
うに構成している。即ち、このバス拡張装置は、前記第
２の並列バス上に転送される前記第２の形式の並列デー
タを受信して前記第１の形式の並列データに変換する第
１のデータ変換部と、前記第２の並列バス上に転送され
る前記ヘッダ部を監視し、該ヘッダ部における前記宛先
情報が前記第１の並列バス宛てのときに、該ヘッダ部に
おける前記データ長に対応した時間だけ、第１の転送制
御信号を活性化して出力する第１の転送制御部と、前記
第１の転送制御信号が与えられ、該第１の転送制御信号
が活性化したときに前記第１の並列バスに接続して前記
第１のデータ変換部の出力信号を該第１の並列バスに出
力し、該第１の転送制御信号が不活性化したときには該
第１の並列バスから切断される第１のデータ転送部とを
有している。
め、本発明の内の第１の発明は、データの宛先及びデー
タ長を示す情報を含むＮビットのヘッダ部と、それに続
く単数または複数のＮビット単位のデータとを、第１の
形式の並列データとして逐次Ｎビットずつ転送する第１
の並列バスと、前記ヘッダ部と同様のヘッダ部と、それ
に続く単数または複数のＮビット単位のデータとが、２
Ｎビットずつ並列にされた第２の形式の並列データを逐
次転送する第２の並列バスとの間を、接続することによ
ってバスの駆動容量を拡張するバス拡張装置を、次のよ
うに構成している。即ち、このバス拡張装置は、前記第
２の並列バス上に転送される前記第２の形式の並列デー
タを受信して前記第１の形式の並列データに変換する第
１のデータ変換部と、前記第２の並列バス上に転送され
る前記ヘッダ部を監視し、該ヘッダ部における前記宛先
情報が前記第１の並列バス宛てのときに、該ヘッダ部に
おける前記データ長に対応した時間だけ、第１の転送制
御信号を活性化して出力する第１の転送制御部と、前記
第１の転送制御信号が与えられ、該第１の転送制御信号
が活性化したときに前記第１の並列バスに接続して前記
第１のデータ変換部の出力信号を該第１の並列バスに出
力し、該第１の転送制御信号が不活性化したときには該
第１の並列バスから切断される第１のデータ転送部とを
有している。
【０００７】更に、このバス拡張装置は、前記第１の並
列バス上に転送される前記第１の形式の並列データを受
信して前記第２の形式の並列データに変換する第２のデ
ータ変換部と、前記第１の並列バス上に転送される前記
ヘッダ部を監視し、該ヘッダ部における前記宛先情報が
前記第２の並列バス宛てのときに、該ヘッダ部における
前記データ長に対応した時間だけ、第２の転送制御信号
を活性化して出力する第２の転送制御部と、前記第２の
転送制御信号が与えられ、該第２の転送制御信号が活性
化したときに前記第２の並列バスに接続して前記第２の
データ変換部の出力信号を該第２の並列バスに出力し、
該第２の転送制御信号が不活性化したときには該第２の
並列バスから切断される第２のデータ転送部とを備えて
いる。第２の発明は、第１の発明と同様の第１及び第２
の並列バス間を接続することによってバスの駆動容量を
拡張するバス拡張装置を次のように構成している。即
ち、このバス拡張装置は、第１の発明と同様の第１のデ
ータ変換部、第１の転送制御部、第１のデータ転送部、
及び第２のデータ変換部を有するとともに、該第１の発
明とは異なる次のような第２の転送制御部、及び第２の
データ転送部を備えている。
列バス上に転送される前記第１の形式の並列データを受
信して前記第２の形式の並列データに変換する第２のデ
ータ変換部と、前記第１の並列バス上に転送される前記
ヘッダ部を監視し、該ヘッダ部における前記宛先情報が
前記第２の並列バス宛てのときに、該ヘッダ部における
前記データ長に対応した時間だけ、第２の転送制御信号
を活性化して出力する第２の転送制御部と、前記第２の
転送制御信号が与えられ、該第２の転送制御信号が活性
化したときに前記第２の並列バスに接続して前記第２の
データ変換部の出力信号を該第２の並列バスに出力し、
該第２の転送制御信号が不活性化したときには該第２の
並列バスから切断される第２のデータ転送部とを備えて
いる。第２の発明は、第１の発明と同様の第１及び第２
の並列バス間を接続することによってバスの駆動容量を
拡張するバス拡張装置を次のように構成している。即
ち、このバス拡張装置は、第１の発明と同様の第１のデ
ータ変換部、第１の転送制御部、第１のデータ転送部、
及び第２のデータ変換部を有するとともに、該第１の発
明とは異なる次のような第２の転送制御部、及び第２の
データ転送部を備えている。
【０００８】第２の転送制御部は、前記第１の並列バス
上に転送される前記ヘッダ部を監視し、該ヘッダ部にお
ける前記宛先情報が前記第２の並列バス宛てで、かつ、
該ヘッダ部における前記データ長が一定の長さより長い
ときに該データ長に対応した時間だけ第２の転送制御信
号を活性化して出力し、該宛先情報が該第２の並列バス
宛てで、かつ、該デタ長が該一定の長さ以下のときに該
データ長に対応した時間だけ第３の転送制御信号を活性
化して出力するものである。また、第２のデータ転送部
は、前記第２及び第３の転送制御信号が与えられ、該第
２の転送制御信号が活性化したときに前記第２の並列バ
スに接続して前記第２のデータ変換部の出力信号を該第
２の並列バスに出力し、該第３の転送制御信号が活性化
したときに該第２の並列バスに接続して前記第１の形式
の並列データを該第２の並列バスに出力し、該第２及び
第３の転送制御信号が不活性化したときには該第２の並
列バスから切断されるものである。
上に転送される前記ヘッダ部を監視し、該ヘッダ部にお
ける前記宛先情報が前記第２の並列バス宛てで、かつ、
該ヘッダ部における前記データ長が一定の長さより長い
ときに該データ長に対応した時間だけ第２の転送制御信
号を活性化して出力し、該宛先情報が該第２の並列バス
宛てで、かつ、該デタ長が該一定の長さ以下のときに該
データ長に対応した時間だけ第３の転送制御信号を活性
化して出力するものである。また、第２のデータ転送部
は、前記第２及び第３の転送制御信号が与えられ、該第
２の転送制御信号が活性化したときに前記第２の並列バ
スに接続して前記第２のデータ変換部の出力信号を該第
２の並列バスに出力し、該第３の転送制御信号が活性化
したときに該第２の並列バスに接続して前記第１の形式
の並列データを該第２の並列バスに出力し、該第２及び
第３の転送制御信号が不活性化したときには該第２の並
列バスから切断されるものである。
【０００９】第１の発明によれば、以上のようにバス拡
張装置を構成したので、次のような作用が行われる。第
２の並列バス上に転送された２Ｎビットの並列データ
は、第１のデータ変換部によってＮビットの並列データ
に変換される。また、第１の並列バス上に転送されたＮ
ビットの並列データは、第２のデータ変換部によって２
Ｎビットの並列データに変換される。第２の並列バス上
に転送された並列データの宛先が第１の並列バスである
と、第１のデータ変換部で変換されたＮビットの並列デ
ータは、第１の転送制御部の制御に従って第１のデータ
転送部を介して第１の並列バスに出力される。一方、第
１の並列バス上に転送された並列データの宛先が第２の
並列バスであると、第２のデータ変換部で変換された２
Ｎビットの並列データは、第２の転送制御部の制御に従
って第２のデータ転送部を介して第２の並列バスに出力
される。第２の発明によれば、次のような作用が行われ
る。
張装置を構成したので、次のような作用が行われる。第
２の並列バス上に転送された２Ｎビットの並列データ
は、第１のデータ変換部によってＮビットの並列データ
に変換される。また、第１の並列バス上に転送されたＮ
ビットの並列データは、第２のデータ変換部によって２
Ｎビットの並列データに変換される。第２の並列バス上
に転送された並列データの宛先が第１の並列バスである
と、第１のデータ変換部で変換されたＮビットの並列デ
ータは、第１の転送制御部の制御に従って第１のデータ
転送部を介して第１の並列バスに出力される。一方、第
１の並列バス上に転送された並列データの宛先が第２の
並列バスであると、第２のデータ変換部で変換された２
Ｎビットの並列データは、第２の転送制御部の制御に従
って第２のデータ転送部を介して第２の並列バスに出力
される。第２の発明によれば、次のような作用が行われ
る。
【００１０】第２の並列バス上に転送された２Ｎビット
の並列データは、第１のデータ変換部によってＮビット
の並列データに変換される。また、第１の並列バス上に
転送されたＮビットの並列データは、第２のデータ変換
部によって２Ｎビットの並列データに変換される。第２
の並列バス上に転送された並列データの宛先が第１の並
列バスであると、第１のデータ変換部で変換されたＮビ
ットの並列データは、第１の転送制御部の制御に従って
第１のデータ転送部を介して第１の並列バスに出力され
る。一方、第１の並列バス上に転送された並列データの
宛先が第２の並列バスで、かつそのデータ長が一定の長
さより長いと、第２のデータ変換部で変換された２Ｎビ
ットの並列データは、第２の転送制御部の制御に従って
第２のデータ転送部を介して第２の並列バスに出力され
る。また、第１の並列バス上に転送された並列データの
宛先が第２の並列バスで、かつそのデータ長が一定の長
さ以下であると、第１の並列バス上のＮビットの並列デ
ータは、第２の転送制御部の制御に従って第２のデータ
転送部を介して第２の並列バスに出力される。
の並列データは、第１のデータ変換部によってＮビット
の並列データに変換される。また、第１の並列バス上に
転送されたＮビットの並列データは、第２のデータ変換
部によって２Ｎビットの並列データに変換される。第２
の並列バス上に転送された並列データの宛先が第１の並
列バスであると、第１のデータ変換部で変換されたＮビ
ットの並列データは、第１の転送制御部の制御に従って
第１のデータ転送部を介して第１の並列バスに出力され
る。一方、第１の並列バス上に転送された並列データの
宛先が第２の並列バスで、かつそのデータ長が一定の長
さより長いと、第２のデータ変換部で変換された２Ｎビ
ットの並列データは、第２の転送制御部の制御に従って
第２のデータ転送部を介して第２の並列バスに出力され
る。また、第１の並列バス上に転送された並列データの
宛先が第２の並列バスで、かつそのデータ長が一定の長
さ以下であると、第１の並列バス上のＮビットの並列デ
ータは、第２の転送制御部の制御に従って第２のデータ
転送部を介して第２の並列バスに出力される。
【００１１】
【発明の実施の形態】図１は、本発明の実施形態を示す
バス拡張装置の構成図である。このバス拡張装置２０
は、第１の並列バス（例えば、システムバス）３０と第
２の並列バス（例えば、拡張バス）４０との間を接続す
ることによってバスの駆動容量を拡張するものである。
システムバス３０は、Ｎ（例えば、３２）ビットの並列
データＤＡ０〜ＤＡ３１が転送される３２本のデータ信
号線３１、転送されるデータの開始タイミングを示す信
号ＢＳＡを伝送する制御線３２、データ転送中であるこ
とを示す信号ＢＬＡを伝送する制御線３３、及びこのシ
ステムバス３０の基準となるクロック信号ＣＫＡを伝送
するクロック信号線３４を有している。そして、信号Ｂ
ＳＡと同時に転送される３２ビットの並列データＤＡ０
〜ＤＡ３１は、そのデータの宛先ＤＥＳ及びデータ長Ｌ
ＥＮを示す情報を有するヘッダ部となっている。一方、
拡張バス４０は、２Ｎ（例えば、６４）ビットの並列デ
ータＤＢ０〜ＤＢ６３が転送される６４本のデータ信号
線４１、転送されるデータの開始タイミングを示す信号
ＢＳＢを伝送する制御線４２、データ転送中であること
を示す信号ＢＬＢを伝送する制御線４３、及びこの拡張
バス４０の基準となるクロック信号ＣＫＢを伝送するク
ロック信号線４４を有している。そして、信号ＢＳＢと
同時に転送される６４ビットの並列データＤＢ０〜ＤＢ
６３には、そのデータの宛先ＤＥＳ及びデータ長ＬＥＮ
を示す情報を有するヘッダ部が含まれている。
バス拡張装置の構成図である。このバス拡張装置２０
は、第１の並列バス（例えば、システムバス）３０と第
２の並列バス（例えば、拡張バス）４０との間を接続す
ることによってバスの駆動容量を拡張するものである。
システムバス３０は、Ｎ（例えば、３２）ビットの並列
データＤＡ０〜ＤＡ３１が転送される３２本のデータ信
号線３１、転送されるデータの開始タイミングを示す信
号ＢＳＡを伝送する制御線３２、データ転送中であるこ
とを示す信号ＢＬＡを伝送する制御線３３、及びこのシ
ステムバス３０の基準となるクロック信号ＣＫＡを伝送
するクロック信号線３４を有している。そして、信号Ｂ
ＳＡと同時に転送される３２ビットの並列データＤＡ０
〜ＤＡ３１は、そのデータの宛先ＤＥＳ及びデータ長Ｌ
ＥＮを示す情報を有するヘッダ部となっている。一方、
拡張バス４０は、２Ｎ（例えば、６４）ビットの並列デ
ータＤＢ０〜ＤＢ６３が転送される６４本のデータ信号
線４１、転送されるデータの開始タイミングを示す信号
ＢＳＢを伝送する制御線４２、データ転送中であること
を示す信号ＢＬＢを伝送する制御線４３、及びこの拡張
バス４０の基準となるクロック信号ＣＫＢを伝送するク
ロック信号線４４を有している。そして、信号ＢＳＢと
同時に転送される６４ビットの並列データＤＢ０〜ＤＢ
６３には、そのデータの宛先ＤＥＳ及びデータ長ＬＥＮ
を示す情報を有するヘッダ部が含まれている。
【００１２】バス拡張装置２０は、データ信号線４１か
ら６４ビットの並列データＤＢ０〜ＤＢ６３が与えられ
るバッファ２１を有している。バッファ２１の出力側
は、フリップフロップ（以下、「ＦＦ」という）２２の
入力側に接続され、このＦＦ２２のクロック端子には、
クロック信号線４４からクロック信号ＣＫＢが与えられ
ている。ＦＦ２２の出力側は、データ変換部（例えば、
セレクタ）２３の入力側に接続されている。セレクタ２
３は、入力側に与えられた６４ビットの並列データＤＢ
０〜ＤＢ６３の内の、下位側のデータＤＢ０〜ＤＢ３
１、または上位側のデータＤＢ３２〜ＤＢ６３のいずれ
かの３２ビットのデータを選択して出力するものであ
る。このセレクタ２３の制御端子にはシステムバス３０
のクロック信号線３４が接続され、クロック信号ＣＫＡ
に従って、下位側のデータＤＢ０〜ＤＢ３１、及び上位
側のデータＤＢ３２〜ＤＢ６３を交互に選択して出力す
るようになっている。セレクタ２３の出力側は、データ
転送部（例えば、３ステートバッファ）２４の入力側に
接続され、この３ステートバッファ２４の出力側が、デ
ータ信号線３１に接続されている。３ステートバッファ
は、転送制御部２５から与えられる制御信号ＣＯＮ１に
よって、その出力のオン／オフが制御されるものであ
る。
ら６４ビットの並列データＤＢ０〜ＤＢ６３が与えられ
るバッファ２１を有している。バッファ２１の出力側
は、フリップフロップ（以下、「ＦＦ」という）２２の
入力側に接続され、このＦＦ２２のクロック端子には、
クロック信号線４４からクロック信号ＣＫＢが与えられ
ている。ＦＦ２２の出力側は、データ変換部（例えば、
セレクタ）２３の入力側に接続されている。セレクタ２
３は、入力側に与えられた６４ビットの並列データＤＢ
０〜ＤＢ６３の内の、下位側のデータＤＢ０〜ＤＢ３
１、または上位側のデータＤＢ３２〜ＤＢ６３のいずれ
かの３２ビットのデータを選択して出力するものであ
る。このセレクタ２３の制御端子にはシステムバス３０
のクロック信号線３４が接続され、クロック信号ＣＫＡ
に従って、下位側のデータＤＢ０〜ＤＢ３１、及び上位
側のデータＤＢ３２〜ＤＢ６３を交互に選択して出力す
るようになっている。セレクタ２３の出力側は、データ
転送部（例えば、３ステートバッファ）２４の入力側に
接続され、この３ステートバッファ２４の出力側が、デ
ータ信号線３１に接続されている。３ステートバッファ
は、転送制御部２５から与えられる制御信号ＣＯＮ１に
よって、その出力のオン／オフが制御されるものであ
る。
【００１３】一方、システムバス３０のデータ信号線３
１上の３２ビットの並列データＤＡ０〜ＤＡ３１は、バ
ッファ２６に与えられ、このバッファ２６の出力側がデ
ータ変換部２７に接続されている。データ変換部２７
は、それぞれ３２ビットのデータを保持するＦＦ２７
ａ，２７ｂ、クロック信号ＣＫＡを１／２に分周して各
ＦＦ２７ａ，２７ｂに対するタイミング信号を生成する
分周回路２７ｃ、及びインバータ２７ｄで構成されてい
る。並列データＤＡ０〜ＤＡ３１は、ＦＦ２７ａ，２７
ｂの入力側に共通に与えられ、分周回路２７ｃで分周さ
れたクロック信号ＣＫＡに従って、これらのＦＦ２７
ａ，２７ｂに交互に保持される。そして、ＦＦ２７ａに
は拡張バス４０における並列データＤＢ０〜ＤＢ６３の
下位側のデータＤＢ０〜ＤＢ３１が、ＦＦ２７ｂには上
位側のデータＤＢ３２〜ＤＢ６３が、それぞれ出力され
るようになっている。データ変換部２７の出力側には、
データ転送部２８が接続されている。データ転送部２８
は、３２ビットの３ステートバッファ２８ａ，２８ｂ
と、この３ステートバッファ２８ａに対する制御信号を
加算する論理和ゲート２８ｃを有している。そして、Ｆ
Ｆ２７ａ，２７ｂの出力側が、それぞれ３ステートバッ
ファ２８ａ，２８ｂの入力側に接続されている。３ステ
ートバッファ２８ａ，２８ｂの出力側は、拡張バス４０
の６４本のデータ信号線４１に接続されている。データ
転送部２８は、転送制御部２９から与えられる制御信号
ＣＯＮ２，ＣＯＮ３によって、その出力のオン／オフが
制御されるようになっている。
１上の３２ビットの並列データＤＡ０〜ＤＡ３１は、バ
ッファ２６に与えられ、このバッファ２６の出力側がデ
ータ変換部２７に接続されている。データ変換部２７
は、それぞれ３２ビットのデータを保持するＦＦ２７
ａ，２７ｂ、クロック信号ＣＫＡを１／２に分周して各
ＦＦ２７ａ，２７ｂに対するタイミング信号を生成する
分周回路２７ｃ、及びインバータ２７ｄで構成されてい
る。並列データＤＡ０〜ＤＡ３１は、ＦＦ２７ａ，２７
ｂの入力側に共通に与えられ、分周回路２７ｃで分周さ
れたクロック信号ＣＫＡに従って、これらのＦＦ２７
ａ，２７ｂに交互に保持される。そして、ＦＦ２７ａに
は拡張バス４０における並列データＤＢ０〜ＤＢ６３の
下位側のデータＤＢ０〜ＤＢ３１が、ＦＦ２７ｂには上
位側のデータＤＢ３２〜ＤＢ６３が、それぞれ出力され
るようになっている。データ変換部２７の出力側には、
データ転送部２８が接続されている。データ転送部２８
は、３２ビットの３ステートバッファ２８ａ，２８ｂ
と、この３ステートバッファ２８ａに対する制御信号を
加算する論理和ゲート２８ｃを有している。そして、Ｆ
Ｆ２７ａ，２７ｂの出力側が、それぞれ３ステートバッ
ファ２８ａ，２８ｂの入力側に接続されている。３ステ
ートバッファ２８ａ，２８ｂの出力側は、拡張バス４０
の６４本のデータ信号線４１に接続されている。データ
転送部２８は、転送制御部２９から与えられる制御信号
ＣＯＮ２，ＣＯＮ３によって、その出力のオン／オフが
制御されるようになっている。
【００１４】図３は、図１中の転送制御部２５の構成図
である。この転送制御部２５は、バッファ２１から出力
されるデータＤＢ０〜ＤＢ３１が与えられ、その中に含
まれる宛先ＤＥＳを解読する宛先判定部２５ａを有して
いる。宛先判定部２５は、データの宛先ＤＥＳがシステ
ムバス３０である場合に、その出力信号Ｓ２５ａをレベ
ル“Ｈ”にするものである。宛先判定部２５の出力側
は、ＦＦ２５ｂの入力端子Ｄに接続されている。ＦＦ２
５のクロック端子Ｃは制御線４２に接続され、信号ＢＳ
Ｂが与えられている。ＦＦ２５ｂの出力端子Ｑは、２入
力論理積ゲート（以下、「ＡＮＤ」という）２５ｃの第
１の入力端子に接続されている。ＡＮＤ２５ｃの第２の
入力端子は制御線４３に接続され、信号ＢＬＢが与えら
れている。図４は、図１中の転送制御部２９の構成図で
ある。この転送制御部２９は、バッファ２６から出力さ
れるデータＤＡ０〜ＤＡ３１が与えられ、その中に含ま
れる宛先ＤＥＳを解読する宛先判定部２９ａと、データ
長ＬＥＮを判定するデータ長判定部２９ｂとを有してい
る。宛先判定部２９ａは、データの宛先ＤＥＳがシステ
ムバス４０である場合に、その出力信号Ｓ２９ａをレベ
ル“Ｈ”にするものである。宛先判定部２９ａの出力側
は、ＦＦ２９ｃの入力端子Ｄに接続されている。ＦＦ２
９ｃのクロック端子Ｃは制御線３２に接続され、信号Ｂ
ＳＡが与えられている。
である。この転送制御部２５は、バッファ２１から出力
されるデータＤＢ０〜ＤＢ３１が与えられ、その中に含
まれる宛先ＤＥＳを解読する宛先判定部２５ａを有して
いる。宛先判定部２５は、データの宛先ＤＥＳがシステ
ムバス３０である場合に、その出力信号Ｓ２５ａをレベ
ル“Ｈ”にするものである。宛先判定部２５の出力側
は、ＦＦ２５ｂの入力端子Ｄに接続されている。ＦＦ２
５のクロック端子Ｃは制御線４２に接続され、信号ＢＳ
Ｂが与えられている。ＦＦ２５ｂの出力端子Ｑは、２入
力論理積ゲート（以下、「ＡＮＤ」という）２５ｃの第
１の入力端子に接続されている。ＡＮＤ２５ｃの第２の
入力端子は制御線４３に接続され、信号ＢＬＢが与えら
れている。図４は、図１中の転送制御部２９の構成図で
ある。この転送制御部２９は、バッファ２６から出力さ
れるデータＤＡ０〜ＤＡ３１が与えられ、その中に含ま
れる宛先ＤＥＳを解読する宛先判定部２９ａと、データ
長ＬＥＮを判定するデータ長判定部２９ｂとを有してい
る。宛先判定部２９ａは、データの宛先ＤＥＳがシステ
ムバス４０である場合に、その出力信号Ｓ２９ａをレベ
ル“Ｈ”にするものである。宛先判定部２９ａの出力側
は、ＦＦ２９ｃの入力端子Ｄに接続されている。ＦＦ２
９ｃのクロック端子Ｃは制御線３２に接続され、信号Ｂ
ＳＡが与えられている。
【００１５】データ長判定部２９ｂは、データ長ＬＥＮ
が一定の長さ以上である場合に、その出力信号Ｓ２９ｂ
を“Ｈ”にするものである。データ長判定部２９ｂの出
力側は、ＦＦ２９ｄの入力端子Ｄに接続されている。Ｆ
Ｆ２９ｄのクロック端子Ｃは制御線３２に接続され、信
号ＢＳＡが与えられている。ＦＦ２９ｃ，２９ｄの出力
端子Ｑは、３入力ＡＮＤ２９ｅの第１及び第２の入力端
子にそれぞれ接続されている。ＡＮＤ２９ｅの第３の入
力端子は制御線３３が接続され、信号ＢＬＡが与えられ
ている。また、ＦＦ２９ｃの出力端子Ｑ、ＦＦ２９ｄの
反転出力端子Ｑ／は、３入力ＡＮＤ２９ｆの第１及び第
２の入力端子にそれぞれ接続されている。ＡＮＤ２９ｆ
の第３の入力端子は制御線３３に接続され、信号ＢＬＡ
が与えられている。図５（１），（２）は、図１のバス
拡張装置における転送データの形式を示す図であり、同
図（１）は３２ビット形式の転送データ、同図（２）は
６４ビット形式の転送データをそれぞれ示している。次
に、図３〜図５を参照しつつ、図１のバス拡張装置２０
の動作として、（Ｉ）拡張バス４０からシステムバス３
０への転送、（II）システムバス３０から拡張バス４０
への転送、について説明する。
が一定の長さ以上である場合に、その出力信号Ｓ２９ｂ
を“Ｈ”にするものである。データ長判定部２９ｂの出
力側は、ＦＦ２９ｄの入力端子Ｄに接続されている。Ｆ
Ｆ２９ｄのクロック端子Ｃは制御線３２に接続され、信
号ＢＳＡが与えられている。ＦＦ２９ｃ，２９ｄの出力
端子Ｑは、３入力ＡＮＤ２９ｅの第１及び第２の入力端
子にそれぞれ接続されている。ＡＮＤ２９ｅの第３の入
力端子は制御線３３が接続され、信号ＢＬＡが与えられ
ている。また、ＦＦ２９ｃの出力端子Ｑ、ＦＦ２９ｄの
反転出力端子Ｑ／は、３入力ＡＮＤ２９ｆの第１及び第
２の入力端子にそれぞれ接続されている。ＡＮＤ２９ｆ
の第３の入力端子は制御線３３に接続され、信号ＢＬＡ
が与えられている。図５（１），（２）は、図１のバス
拡張装置における転送データの形式を示す図であり、同
図（１）は３２ビット形式の転送データ、同図（２）は
６４ビット形式の転送データをそれぞれ示している。次
に、図３〜図５を参照しつつ、図１のバス拡張装置２０
の動作として、（Ｉ）拡張バス４０からシステムバス３
０への転送、（II）システムバス３０から拡張バス４０
への転送、について説明する。
【００１６】（Ｉ） 拡張バス４０からシステムバス３
０への転送 図１の拡張バス４０に接続された図示しないスレーブプ
ロセッサから、システムバス３０に接続された図示しな
いマスタプロセッサへデータを伝送する場合、このスレ
ーブプロセッサは、図５（２）中のワードＷＢ１に示す
６４ビットのデータＤＢ０〜ＤＢ６３を、データ信号線
４１に出力するとともに、制御線４２，４３への信号Ｂ
ＳＢ，ＢＬＢを“Ｈ”にして出力する。転送制御部２５
の宛先判定部２５ａは、ワードＷＢ１内の宛先ＤＥＳの
内容によってシステムバス３０へのデータであると判定
し、出力信号Ｓ２５ａを“Ｈ”にする。このとき、信号
ＢＳＢは“Ｈ”になっているので、ＦＦ２５ｂの出力信
号Ｓ２５ｂは“Ｈ”となる。ＦＦ２５ｂの出力信号Ｓ２
５ｂは、データ転送中“Ｈ”となる信号ＢＬＢととも
に、ＡＮＤ２５ｃに与えられるので、このＡＮＤ２５ｃ
の出力信号ＣＯＮ１は、ワードＷＢ１〜ＷＢ３の転送中
“Ｈ”となる。これにより、３ステートバッファ２４は
オン状態になる。データＤＢ０〜ＤＢ６３は、バッファ
２１を介してＦＦ２２へ与えられ、クロック信号ＣＫＢ
に基づいて保持され、セレクタ２３の入力側に与えられ
る。セレクタ２３において、システムバス３０のクロッ
ク信号ＣＫＡに基づいて、下位データＤＢ０〜ＤＢ３１
と、上位データＤＢ３２〜ＤＢ６３とが交互に選択され
て出力される。このように、図５（２）の６４ビット形
式のデータは、同図５（１）に示すような３２ビット形
式に変換されて、３ステートバッファ２４を介してシス
テムバス３０のデータ信号線３１に転送される。
０への転送 図１の拡張バス４０に接続された図示しないスレーブプ
ロセッサから、システムバス３０に接続された図示しな
いマスタプロセッサへデータを伝送する場合、このスレ
ーブプロセッサは、図５（２）中のワードＷＢ１に示す
６４ビットのデータＤＢ０〜ＤＢ６３を、データ信号線
４１に出力するとともに、制御線４２，４３への信号Ｂ
ＳＢ，ＢＬＢを“Ｈ”にして出力する。転送制御部２５
の宛先判定部２５ａは、ワードＷＢ１内の宛先ＤＥＳの
内容によってシステムバス３０へのデータであると判定
し、出力信号Ｓ２５ａを“Ｈ”にする。このとき、信号
ＢＳＢは“Ｈ”になっているので、ＦＦ２５ｂの出力信
号Ｓ２５ｂは“Ｈ”となる。ＦＦ２５ｂの出力信号Ｓ２
５ｂは、データ転送中“Ｈ”となる信号ＢＬＢととも
に、ＡＮＤ２５ｃに与えられるので、このＡＮＤ２５ｃ
の出力信号ＣＯＮ１は、ワードＷＢ１〜ＷＢ３の転送中
“Ｈ”となる。これにより、３ステートバッファ２４は
オン状態になる。データＤＢ０〜ＤＢ６３は、バッファ
２１を介してＦＦ２２へ与えられ、クロック信号ＣＫＢ
に基づいて保持され、セレクタ２３の入力側に与えられ
る。セレクタ２３において、システムバス３０のクロッ
ク信号ＣＫＡに基づいて、下位データＤＢ０〜ＤＢ３１
と、上位データＤＢ３２〜ＤＢ６３とが交互に選択され
て出力される。このように、図５（２）の６４ビット形
式のデータは、同図５（１）に示すような３２ビット形
式に変換されて、３ステートバッファ２４を介してシス
テムバス３０のデータ信号線３１に転送される。
【００１７】（II） システムバス３０から拡張バス４
０への転送 マスタプロセッサから拡張バス４０に接続されたスレー
ブプロセッサにデータを転送する場合、マスタプロセッ
サは、データ信号線３１に図５（１）のワードＷＡ１に
示されるような３２ビットのデータＤＡ０〜ＤＡ３１を
出力するとともに、制御線３２，３３への信号ＢＳＡ，
ＢＬＡを“Ｈ”にして出力する。転送制御部２９の宛先
判定部２９ａは、ワードＷＡ１内の宛先ＤＥＳの内容に
よって拡張バス４０へのデータであると判定し、出力信
号２９ａを“Ｈ”にする。このとき、信号ＢＳＡは
“Ｈ”になっているので、ＦＦ２９ｃの出力信号Ｓ２９
ｃは“Ｈ”となる。更に、転送制御部２９のデータ長判
定部２９ｂは、ワードＷＡ１内のデータ長ＬＥＮの内容
によってそのデータ長が一定値よりも大きいか否かを判
定する。この時、データ長が一定値以上であれば出力信
号Ｓ２９ｂは“Ｈ”になる。また、信号ＢＳＡは“Ｈ”
になっているので、ＦＦ２９ｄの出力端子Ｑの出力信号
は“Ｈ”、反転出力端子Ｑ／の出力信号は“Ｌ”とな
る。ＦＦ２９ｃ，２９ｄの出力信号は、データ転送中
“Ｈ”となる信号ＢＬＡとともに、ＡＮＤ２９ｅに与え
られるので、このＡＮＤ２９ｅの出力信号ＣＯＮ２は、
ワードＷＡ１〜ＷＡ６の転送中“Ｈ”となり、３ステー
トバッファ２８ａ，２８ｂはオン状態となる。
０への転送 マスタプロセッサから拡張バス４０に接続されたスレー
ブプロセッサにデータを転送する場合、マスタプロセッ
サは、データ信号線３１に図５（１）のワードＷＡ１に
示されるような３２ビットのデータＤＡ０〜ＤＡ３１を
出力するとともに、制御線３２，３３への信号ＢＳＡ，
ＢＬＡを“Ｈ”にして出力する。転送制御部２９の宛先
判定部２９ａは、ワードＷＡ１内の宛先ＤＥＳの内容に
よって拡張バス４０へのデータであると判定し、出力信
号２９ａを“Ｈ”にする。このとき、信号ＢＳＡは
“Ｈ”になっているので、ＦＦ２９ｃの出力信号Ｓ２９
ｃは“Ｈ”となる。更に、転送制御部２９のデータ長判
定部２９ｂは、ワードＷＡ１内のデータ長ＬＥＮの内容
によってそのデータ長が一定値よりも大きいか否かを判
定する。この時、データ長が一定値以上であれば出力信
号Ｓ２９ｂは“Ｈ”になる。また、信号ＢＳＡは“Ｈ”
になっているので、ＦＦ２９ｄの出力端子Ｑの出力信号
は“Ｈ”、反転出力端子Ｑ／の出力信号は“Ｌ”とな
る。ＦＦ２９ｃ，２９ｄの出力信号は、データ転送中
“Ｈ”となる信号ＢＬＡとともに、ＡＮＤ２９ｅに与え
られるので、このＡＮＤ２９ｅの出力信号ＣＯＮ２は、
ワードＷＡ１〜ＷＡ６の転送中“Ｈ”となり、３ステー
トバッファ２８ａ，２８ｂはオン状態となる。
【００１８】データＤＡ０〜ＤＡ３１は、バッファ２６
を介してＦＦ２７ａ，２７ｂへ与えられ、クロック信号
ＣＫＡに基づいて２つのＦＦ２７ａ，２７ｂに交互に保
持される。これらのＦＦ２７ａ，２７ｂに保持されたデ
ータは、３ステートバッファ２８ａ，２８ｂを介して拡
張バス４０のデータ信号線４１に出力される。このよう
に、図５（１）の３２ビット形式のデータは、図５
（２）に示すような６４ビット形式に変換されて拡張バ
ス４０へ転送される。一方、データ長判定部２９ｂにお
いて、データ長が一定値以下であると判定されると、出
力信号Ｓ２９ｂは“Ｌ”となり、ＦＦ２９ｄの出力端子
Ｑの出力信号は“Ｌ”、反転出力端子Ｑ／の出力信号は
“Ｈ”となる。これにより、制御信号ＣＯＮ２は
“Ｌ”、制御信号ＣＯＮ３は“Ｈ”となり、３ステート
バッファ２８ａはオン状態、３ステートバッファ２８ｂ
はオフ状態となる。このため、データ信号線３１上のデ
ータＤＡ０〜ＤＡ３１は、ＦＦ２７ａ及び３ステートバ
ッファ２８ａを介してデータ信号線４１のデータＤＢ０
〜ＤＢ３１として、３２ビット形式のままで転送され
る。
を介してＦＦ２７ａ，２７ｂへ与えられ、クロック信号
ＣＫＡに基づいて２つのＦＦ２７ａ，２７ｂに交互に保
持される。これらのＦＦ２７ａ，２７ｂに保持されたデ
ータは、３ステートバッファ２８ａ，２８ｂを介して拡
張バス４０のデータ信号線４１に出力される。このよう
に、図５（１）の３２ビット形式のデータは、図５
（２）に示すような６４ビット形式に変換されて拡張バ
ス４０へ転送される。一方、データ長判定部２９ｂにお
いて、データ長が一定値以下であると判定されると、出
力信号Ｓ２９ｂは“Ｌ”となり、ＦＦ２９ｄの出力端子
Ｑの出力信号は“Ｌ”、反転出力端子Ｑ／の出力信号は
“Ｈ”となる。これにより、制御信号ＣＯＮ２は
“Ｌ”、制御信号ＣＯＮ３は“Ｈ”となり、３ステート
バッファ２８ａはオン状態、３ステートバッファ２８ｂ
はオフ状態となる。このため、データ信号線３１上のデ
ータＤＡ０〜ＤＡ３１は、ＦＦ２７ａ及び３ステートバ
ッファ２８ａを介してデータ信号線４１のデータＤＢ０
〜ＤＢ３１として、３２ビット形式のままで転送され
る。
【００１９】以上のように、本実施形態のバス拡張装置
は、６４ビットのデータＤＢ０〜ＤＢ６３を下位の３２
ビットと上位の３２ビットに分割して交互に出力するた
めのセレクタ２３と、連続する２つの３２ビットのデー
タＤＡ０〜ＤＡ３１を交互に保持して並列の６４ビット
のデータとして出力する２つのＦＦ２７ａ，２７ｂを有
するため、２つの異なるビット数の並列バス間のデータ
転送が可能である。更に、データ長ＬＥＮを判定し、そ
のデータ長ＬＥＮに応じてデータ転送部２８を制御する
データ長判定部２９ｂを有しているので、データ長ＬＥ
Ｎが一定値以下の転送データの場合には、小さい方のデ
ータ幅による双方向のデータ転送も可能になっている。
なお、本発明は、上記実施形態に限定されず、種々の変
形が可能である。この変形例としては、例えば、次のよ
うなものがある。
は、６４ビットのデータＤＢ０〜ＤＢ６３を下位の３２
ビットと上位の３２ビットに分割して交互に出力するた
めのセレクタ２３と、連続する２つの３２ビットのデー
タＤＡ０〜ＤＡ３１を交互に保持して並列の６４ビット
のデータとして出力する２つのＦＦ２７ａ，２７ｂを有
するため、２つの異なるビット数の並列バス間のデータ
転送が可能である。更に、データ長ＬＥＮを判定し、そ
のデータ長ＬＥＮに応じてデータ転送部２８を制御する
データ長判定部２９ｂを有しているので、データ長ＬＥ
Ｎが一定値以下の転送データの場合には、小さい方のデ
ータ幅による双方向のデータ転送も可能になっている。
なお、本発明は、上記実施形態に限定されず、種々の変
形が可能である。この変形例としては、例えば、次のよ
うなものがある。
【００２０】（ａ） データ幅は３２ビット及び６４ビ
ットに限定されず、任意のＮビットとその２倍の２Ｎビ
ットの並列バス間のデータ転送が可能である。 （ｂ） システムバスのデータ幅をＮビット、拡張バス
のデータ幅を２Ｎビットとして説明したが、その逆でも
同様に適用可能である。 （ｃ） 小さい方のデータ幅によって、双方向のデータ
転送を行う必要が無ければ、データ長判定部２９ｂを省
略することができる。 （ｄ） ビット幅が１：２の関係にある並列バス間での
バス拡張装置について説明したが、１：３、１：４等の
整数倍の関係にある並列バス間についても適用可能であ
る。その場合、セレクタによる選択数と、ＦＦによる保
持データ数を増加すれば良い。 （ｅ） 転送するデータＤＡ０〜３１等を保持するため
に、ＦＦ２２，２７ａ，２７ｂを用いているが、メモリ
等のデータ保持手段を用いても良い。
ットに限定されず、任意のＮビットとその２倍の２Ｎビ
ットの並列バス間のデータ転送が可能である。 （ｂ） システムバスのデータ幅をＮビット、拡張バス
のデータ幅を２Ｎビットとして説明したが、その逆でも
同様に適用可能である。 （ｃ） 小さい方のデータ幅によって、双方向のデータ
転送を行う必要が無ければ、データ長判定部２９ｂを省
略することができる。 （ｄ） ビット幅が１：２の関係にある並列バス間での
バス拡張装置について説明したが、１：３、１：４等の
整数倍の関係にある並列バス間についても適用可能であ
る。その場合、セレクタによる選択数と、ＦＦによる保
持データ数を増加すれば良い。 （ｅ） 転送するデータＤＡ０〜３１等を保持するため
に、ＦＦ２２，２７ａ，２７ｂを用いているが、メモリ
等のデータ保持手段を用いても良い。
【００２１】
【発明の効果】以上詳細に説明したように、第１の発明
によれば、２Ｎビットの並列データをＮビットの並列デ
ータに変換する第１のデータ変換部、Ｎビットの並列デ
ータを２Ｎビットの並列データに変換する第２のデータ
変換部、並列データのヘッダ部の宛先情報で転送を制御
する第１及び第２の転送制御部、及びこれらの転送制御
部からの転送制御信号に基づいて第１及び第２の並列バ
ス間の転送を行う第１及び第２のデータ転送部を有する
ので、異なるビット幅の並列バス間のデータ転送が可能
になる。第２の発明によれば、データ長によって転送す
るデータの幅を変更する転送制御部を有するので、第１
の発明と同様のデータ転送に加えて、データ長の短い転
送データは、ビット幅の変換を行わずにそのままデータ
転送を行うことも可能になる。
によれば、２Ｎビットの並列データをＮビットの並列デ
ータに変換する第１のデータ変換部、Ｎビットの並列デ
ータを２Ｎビットの並列データに変換する第２のデータ
変換部、並列データのヘッダ部の宛先情報で転送を制御
する第１及び第２の転送制御部、及びこれらの転送制御
部からの転送制御信号に基づいて第１及び第２の並列バ
ス間の転送を行う第１及び第２のデータ転送部を有する
ので、異なるビット幅の並列バス間のデータ転送が可能
になる。第２の発明によれば、データ長によって転送す
るデータの幅を変更する転送制御部を有するので、第１
の発明と同様のデータ転送に加えて、データ長の短い転
送データは、ビット幅の変換を行わずにそのままデータ
転送を行うことも可能になる。
【図１】本発明の実施形態のバス拡張装置の構成図であ
る。
る。
【図２】従来のバス拡張装置を用いたマルチプロセッサ
システムの概略の構成図である。
システムの概略の構成図である。
【図３】図１中の転送制御部２５の構成図である。
【図４】図１中の転送制御部２９の構成図である。
【図５】図１における転送データの形式を示す図であ
る。
る。
２０ バス拡張装置 ２３ セレクタ ２４，２８ａ，２８ｂ ３ステートバッファ ２５，２９ 転送制御部 ２７ データ変換部 ２８ データ転送部 ３０ システムバス ４０ 拡張バス
───────────────────────────────────────────────────── フロントページの続き (72)発明者 村上 秀行 東京都港区虎ノ門１丁目７番12号 沖電気 工業株式会社内 (72)発明者 岡田 勝行 東京都新宿区西新宿三丁目19番２号 日本 電信電話株式会社内 (72)発明者 青木 道宏 東京都新宿区西新宿三丁目19番２号 日本 電信電話株式会社内 (72)発明者 保坂 徳夫 東京都新宿区西新宿三丁目19番２号 日本 電信電話株式会社内
Claims (2)
- 【請求項１】 データの宛先及びデータ長を示す情報を
含むＮビットのヘッダ部と、それに続く単数または複数
のＮビット単位のデータとを、第１の形式の並列データ
として逐次Ｎビットずつ転送する第１の並列バスと、 前記ヘッダ部と同様のヘッダ部と、それに続く単数また
は複数のＮビット単位のデータとが、２Ｎビットずつ並
列にされた第２の形式の並列データを逐次転送する第２
の並列バスとの間を、 接続することによってバスの駆動容量を拡張するバス拡
張装置であって、 前記第２の並列バス上に転送される前記第２の形式の並
列データを受信して前記第１の形式の並列データに変換
する第１のデータ変換部と、 前記第２の並列バス上に転送される前記ヘッダ部を監視
し、該ヘッダ部における前記宛先情報が前記第１の並列
バス宛てのときに、該ヘッダ部における前記データ長に
対応した時間だけ、第１の転送制御信号を活性化して出
力する第１の転送制御部と、 前記第１の転送制御信号が与えられ、該第１の転送制御
信号が活性化したときに前記第１の並列バスに接続して
前記第１のデータ変換部の出力信号を該第１の並列バス
に出力し、該第１の転送制御信号が不活性化したときに
は該第１の並列バスから切断される第１のデータ転送部
と、 前記第１の並列バス上に転送される前記第１の形式の並
列データを受信して前記第２の形式の並列データに変換
する第２のデータ変換部と、 前記第１の並列バス上に転送される前記ヘッダ部を監視
し、該ヘッダ部における前記宛先情報が前記第２の並列
バス宛てのときに、該ヘッダ部における前記データ長に
対応した時間だけ、第２の転送制御信号を活性化して出
力する第２の転送制御部と、 前記第２の転送制御信号が与えられ、該第２の転送制御
信号が活性化したときに前記第２の並列バスに接続して
前記第２のデータ変換部の出力信号を該第２の並列バス
に出力し、該第２の転送制御信号が不活性化したときに
は該第２の並列バスから切断される第２のデータ転送部
とを、 備えたことを特徴とするバス拡張装置。 - 【請求項２】 データの宛先及びデータ長を示す情報を
含むＮビットのヘッダ部と、それに続く単数または複数
のＮビット単位のデータとを、第１の形式の並列データ
として逐次Ｎビットずつ転送する第１の並列バスと、 前記ヘッダ部と同様のヘッダ部と、それに続く単数また
は複数のＮビット単位のデータとが、２Ｎビットずつ並
列にされた第２の形式の並列データを逐次転送する第２
の並列バスとの間を、 接続することによってバスの駆動容量を拡張するバス拡
張装置であって、 前記第２の並列バス上に転送される前記第２の形式の並
列データを受信して前記第１の形式の並列データに変換
する第１のデータ変換部と、 前記第２の並列バス上に転送される前記ヘッダ部を監視
し、該ヘッダ部における前記宛先情報が前記第１の並列
バス宛てのときに、該ヘッダ部における前記データ長に
対応した時間だけ、第１の転送制御信号を活性化して出
力する第１の転送制御部と、 前記第１の転送制御信号が与えられ、該第１の転送制御
信号が活性化したときに前記第１の並列バスに接続して
前記第１のデータ変換部の出力信号を該第１の並列バス
に出力し、該第１の転送制御信号が不活性化したときに
は該第１の並列バスから切断される第１のデータ転送部
と、 前記第１の並列バス上に転送される前記第１の形式の並
列データを受信して前記第２の形式の並列データに変換
する第２のデータ変換部と、 前記第１の並列バス上に転送される前記ヘッダ部を監視
し、該ヘッダ部における前記宛先情報が前記第２の並列
バス宛てで、かつ、該ヘッダ部における前記データ長が
一定の長さより長いときに該データ長に対応した時間だ
け第２の転送制御信号を活性化して出力し、該宛先情報
が該第２の並列バス宛てで、かつ、該デタ長が該一定の
長さ以下のときに該データ長に対応した時間だけ第３の
転送制御信号を活性化して出力する第２の転送制御部
と、 前記第２及び第３の転送制御信号が与えられ、該第２の
転送制御信号が活性化したときに前記第２の並列バスに
接続して前記第２のデータ変換部の出力信号を該第２の
並列バスに出力し、該第３の転送制御信号が活性化した
ときに該第２の並列バスに接続して前記第１の形式の並
列データを該第２の並列バスに出力し、該第２及び第３
の転送制御信号が不活性化したときには該第２の並列バ
スから切断される第２のデータ転送部とを、 備えたことを特徴とするバス拡張装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11251197A JPH10301895A (ja) | 1997-04-30 | 1997-04-30 | バス拡張装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11251197A JPH10301895A (ja) | 1997-04-30 | 1997-04-30 | バス拡張装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10301895A true JPH10301895A (ja) | 1998-11-13 |
Family
ID=14588489
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11251197A Pending JPH10301895A (ja) | 1997-04-30 | 1997-04-30 | バス拡張装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10301895A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005242718A (ja) * | 2004-02-26 | 2005-09-08 | Fujitsu Ltd | データ転送装置、および転送制御プログラム |
| JP2009042992A (ja) * | 2007-08-08 | 2009-02-26 | Renesas Technology Corp | バス制御装置 |
| JP2010287150A (ja) * | 2009-06-15 | 2010-12-24 | Sanyo Electric Co Ltd | データ転送回路 |
-
1997
- 1997-04-30 JP JP11251197A patent/JPH10301895A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005242718A (ja) * | 2004-02-26 | 2005-09-08 | Fujitsu Ltd | データ転送装置、および転送制御プログラム |
| JP2009042992A (ja) * | 2007-08-08 | 2009-02-26 | Renesas Technology Corp | バス制御装置 |
| JP2010287150A (ja) * | 2009-06-15 | 2010-12-24 | Sanyo Electric Co Ltd | データ転送回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030930 |