JPH056336A - バス制御方法 - Google Patents
バス制御方法Info
- Publication number
- JPH056336A JPH056336A JP18201491A JP18201491A JPH056336A JP H056336 A JPH056336 A JP H056336A JP 18201491 A JP18201491 A JP 18201491A JP 18201491 A JP18201491 A JP 18201491A JP H056336 A JPH056336 A JP H056336A
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- JP
- Japan
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- bus
- signal
- clock
- cycle
- bus clock
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Abstract
(57)【要約】
【目的】タイミングの定まったノイズにたいしてもリト
ライヤルにより正常終了することが可能なバス制御方法
を提供する。 【構成】エラ−サイクルの終了時のバスクロックＢＣＬ
Ｋに同期してバスクロック切り替え信号ＳＬＯＷ−ｎを
出力し、このバスクロック切り替え信号に応答して切り
替えられた第１のバスクロックより遅い周期をもつ第２
のバスクロックに同期してリトライサイクルを実行す
る。
ライヤルにより正常終了することが可能なバス制御方法
を提供する。 【構成】エラ−サイクルの終了時のバスクロックＢＣＬ
Ｋに同期してバスクロック切り替え信号ＳＬＯＷ−ｎを
出力し、このバスクロック切り替え信号に応答して切り
替えられた第１のバスクロックより遅い周期をもつ第２
のバスクロックに同期してリトライサイクルを実行す
る。
Description
【０００１】
【産業上の利用分野】本発明はバス制御方法に係り、特
にバス上のエラ−によりデ−タアクセスがエラ−終了し
た場合にリトライを行うバス制御方法に関する。
にバス上のエラ−によりデ−タアクセスがエラ−終了し
た場合にリトライを行うバス制御方法に関する。
【０００２】
【従来の技術】図５は従来のバス構成を表わしたブロッ
ク図である。１はバスの使用権の制御やバスタイムアウ
トの監視等のバスの制御を行うバスコントロ−ラであ
る。このバスコントロ−ラ１には各種のバス信号線が接
続されてバスを構成しており、このバスにはマスタ−バ
スインタ−フェイス３を介してＣＰＵ等のマスタ装置２
が接続される。またスレ−ブバスインタ−フェイス５を
介してメモリ等のスレ−ブ装置４が接続される。
ク図である。１はバスの使用権の制御やバスタイムアウ
トの監視等のバスの制御を行うバスコントロ−ラであ
る。このバスコントロ−ラ１には各種のバス信号線が接
続されてバスを構成しており、このバスにはマスタ−バ
スインタ−フェイス３を介してＣＰＵ等のマスタ装置２
が接続される。またスレ−ブバスインタ−フェイス５を
介してメモリ等のスレ−ブ装置４が接続される。
【０００３】バス信号としては、図に示すようにアドレ
ス信号（Ａ）とデ−タ信号（Ｄ）６、デ−タストロ−ブ
信号（ＤＳ−ｎ）７、バスクロック信号（ＢＣＬＫ）
８、正常応答信号（ＤＴＡＣＫ−ｎ）９、エラ−応答信
号（ＥＲＲ−ｎ）１０がある。図６は図５に示す従来の
バス構成におけるバス動作タイミングを示した動作タイ
ミング図である。このタイミング図を用いて従来のバス
構成におけるマスタ−装置２からスレ−ブ装置４への読
み出し動作を説明する。
ス信号（Ａ）とデ−タ信号（Ｄ）６、デ−タストロ−ブ
信号（ＤＳ−ｎ）７、バスクロック信号（ＢＣＬＫ）
８、正常応答信号（ＤＴＡＣＫ−ｎ）９、エラ−応答信
号（ＥＲＲ−ｎ）１０がある。図６は図５に示す従来の
バス構成におけるバス動作タイミングを示した動作タイ
ミング図である。このタイミング図を用いて従来のバス
構成におけるマスタ−装置２からスレ−ブ装置４への読
み出し動作を説明する。
【０００４】まずマスタ装置２からマスタバスインタ−
フェイス３を介してアドレス信号（Ａ）６がバスクロッ
ク信号８の立上りに同期して図６のａで示される時点で
出力される。
フェイス３を介してアドレス信号（Ａ）６がバスクロッ
ク信号８の立上りに同期して図６のａで示される時点で
出力される。
【０００５】次にデ−タストロ−ブ信号（ＤＳ−ｎ）７
が同様にバスクロック信号８の立上りに同期してｂで示
される時点で出力される。スレ−ブ装置４はスレ−ブバ
スインタ−フェイス５を介してアドレス信号（Ａ）に対
応したデ−タ（Ｄ）をｃ点で出力し、正常応答信号（Ｄ
ＴＡＣＫ−ｎ）９をｄ点において出力する。この信号を
受けたマスタ装置２はバス上のデ−タ（Ｄ）を取り込ん
でサイクルをｅ点において終了させる。
が同様にバスクロック信号８の立上りに同期してｂで示
される時点で出力される。スレ−ブ装置４はスレ−ブバ
スインタ−フェイス５を介してアドレス信号（Ａ）に対
応したデ−タ（Ｄ）をｃ点で出力し、正常応答信号（Ｄ
ＴＡＣＫ−ｎ）９をｄ点において出力する。この信号を
受けたマスタ装置２はバス上のデ−タ（Ｄ）を取り込ん
でサイクルをｅ点において終了させる。
【０００６】次に偶発的ノイズ等によりエラ−終了した
場合のリトライ動作について説明する。前述したように
マスタ装置２はバスサイクルを開始するが、ｆ点におい
てノイズが発生したとする。スレ−ブバスインタ−フェ
イス５はデ−タストロ−ブ信号７をバスクロック信号８
の立上りでサンプルしているため、このｆ点のノイズを
検出し、デ−タストロ−ブ信号７がオフになったと誤認
識しバス上にエラ−応答信号（ＥＲＲ−ｎ）１０をｇ点
において出力する。
場合のリトライ動作について説明する。前述したように
マスタ装置２はバスサイクルを開始するが、ｆ点におい
てノイズが発生したとする。スレ−ブバスインタ−フェ
イス５はデ−タストロ−ブ信号７をバスクロック信号８
の立上りでサンプルしているため、このｆ点のノイズを
検出し、デ−タストロ−ブ信号７がオフになったと誤認
識しバス上にエラ−応答信号（ＥＲＲ−ｎ）１０をｇ点
において出力する。
【０００７】これを受けたマスタバスインタ−フェイス
部３はバスサイクルを終了させ再度同じサイクルをｈ点
において開始させる。このリトライサイクルにおいて再
度偶発的ノイズがｉ点において発生してもこれがバスク
ロック信号８の立上りエッジ（例えばｊ、ｋ点）に重な
らない限り検出されず、正常にバスサイクルを終了する
ことができる。
部３はバスサイクルを終了させ再度同じサイクルをｈ点
において開始させる。このリトライサイクルにおいて再
度偶発的ノイズがｉ点において発生してもこれがバスク
ロック信号８の立上りエッジ（例えばｊ、ｋ点）に重な
らない限り検出されず、正常にバスサイクルを終了する
ことができる。
【０００８】
【発明が解決しようとする課題】以上説明した従来のバ
ス構成においてリトライを行う場合、偶発ノイズに対し
てはリトライにより正常に実行できる場合もあるが、所
定の動作によって引き起こされる、例えばタイミングの
定まったノイズに対してはリトライ動作が正常に終了し
ない場合が発生する。ここでタイミングの定まったノイ
ズとは例えばスレ−ブ装置４に対してアクセスが開始さ
れデ−タが確定するタイミングで全てのデ−タが１から
０に変化するような場合に、デ−タバスの信号変化によ
りバス上の信号線にノイズとして現われるようなノイズ
をいう。
ス構成においてリトライを行う場合、偶発ノイズに対し
てはリトライにより正常に実行できる場合もあるが、所
定の動作によって引き起こされる、例えばタイミングの
定まったノイズに対してはリトライ動作が正常に終了し
ない場合が発生する。ここでタイミングの定まったノイ
ズとは例えばスレ−ブ装置４に対してアクセスが開始さ
れデ−タが確定するタイミングで全てのデ−タが１から
０に変化するような場合に、デ−タバスの信号変化によ
りバス上の信号線にノイズとして現われるようなノイズ
をいう。
【０００９】この場合デ−タが確定するタイミングは使
用素子により一定であるため必ず決まった位置でノイズ
となり、例えばデ−タスロ−ブ信号７上に図７に示すよ
うに現われる。図７に示すようにデ−タが確定するタイ
ミングが一定のためａ点でデ−タストロ−ブ信号７上に
ノイズとなって現われ、これをスレ−ブバスインタ−フ
ェイス部５でバスクロック信号８の立上りで検出するた
め、エラ−応答信号１０が出力されリトライサイクルに
入る。しかしこのリトライサイクルでも同様にｂ点でノ
イズとなるためリトライによっても正常終了することが
できない。
用素子により一定であるため必ず決まった位置でノイズ
となり、例えばデ−タスロ−ブ信号７上に図７に示すよ
うに現われる。図７に示すようにデ−タが確定するタイ
ミングが一定のためａ点でデ−タストロ−ブ信号７上に
ノイズとなって現われ、これをスレ−ブバスインタ−フ
ェイス部５でバスクロック信号８の立上りで検出するた
め、エラ−応答信号１０が出力されリトライサイクルに
入る。しかしこのリトライサイクルでも同様にｂ点でノ
イズとなるためリトライによっても正常終了することが
できない。
【００１０】本発明は上述したタイミングの定まったノ
イズに対してもリトライサイクルにより正常終了するこ
とが可能なバス制御方法を提供することを目的とする。
イズに対してもリトライサイクルにより正常終了するこ
とが可能なバス制御方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】本発明はエラ−サイクル
の終了時の第１のバスクロックに同期してバスクロック
切り替え信号を出力し、このバスクロック切り替え信号
に応答して切り替えられた第１のバスクロックより遅い
周期を持つ第２のバスクロックに同期してリトライサイ
クルを実行するようにしたものである。
の終了時の第１のバスクロックに同期してバスクロック
切り替え信号を出力し、このバスクロック切り替え信号
に応答して切り替えられた第１のバスクロックより遅い
周期を持つ第２のバスクロックに同期してリトライサイ
クルを実行するようにしたものである。
【００１２】
【作用】本発明ではエラ−サイクル終了時のバスクロッ
ク切り替え信号によって切り替えられた遅い周期を持つ
バスクロックに同期してリトライサイクルが実行される
ため、リトライサイクル中でのノイズ発生がこの遅い周
期を持つバスクロックの立上りエッジで検出されること
は無い。したがってこのリトライサイクル中に再度所定
の周期を持ったノイズが発生してもこれが検出されるこ
とは無く、このリトライサイクルは正常なサイクルとし
て終了する。
ク切り替え信号によって切り替えられた遅い周期を持つ
バスクロックに同期してリトライサイクルが実行される
ため、リトライサイクル中でのノイズ発生がこの遅い周
期を持つバスクロックの立上りエッジで検出されること
は無い。したがってこのリトライサイクル中に再度所定
の周期を持ったノイズが発生してもこれが検出されるこ
とは無く、このリトライサイクルは正常なサイクルとし
て終了する。
【００１３】
【実施例】図２は本発明のバス制御方法を実施するため
のバス構成図を示したものである。図５に示した従来の
バス構成図中の同一構成部分には同一符号を付しその詳
細説明は省略する。
のバス構成図を示したものである。図５に示した従来の
バス構成図中の同一構成部分には同一符号を付しその詳
細説明は省略する。
【００１４】本発明ではバス信号としてバスクロック切
り替え信号１１を設けた点で従来のバス構成とその構成
を異にしている。このバスクロック切り替え信号１１は
マスタ−バスインタ−フェイス部３から出力され、バス
コントロ−ラ１に入力され、バスクロック信号８の切り
替えを制御する。
り替え信号１１を設けた点で従来のバス構成とその構成
を異にしている。このバスクロック切り替え信号１１は
マスタ−バスインタ−フェイス部３から出力され、バス
コントロ−ラ１に入力され、バスクロック信号８の切り
替えを制御する。
【００１５】図１は図２の回路構成の動作タイミング図
を示したものである。従来技術の図７で説明したように
デ−タが確定するタイミングが一定のためａ点でデ−タ
ストロ−ブ信号７にノイズが発生し、これをスレ−ブバ
スインタ−フエイス５がバスクロック信号８の立上りエ
ッジで検出するためエラ−応答信号１０が出力される。
これを受けたマスタバスインタ−フェイス部３はエラ−
サイクルの終了時のバスクロック信号８の立上りエッジ
に同期してバスクロック切り替え信号（ＳＬＯＷ−ｎ）
１１をｂ点において出力する。バスクロック切り替え信
号１１を受けたバスコントロ−ラ１はバスクロック信号
８を遅い周期を持つクロックにｃ点において切り替え
る。
を示したものである。従来技術の図７で説明したように
デ−タが確定するタイミングが一定のためａ点でデ−タ
ストロ−ブ信号７にノイズが発生し、これをスレ−ブバ
スインタ−フエイス５がバスクロック信号８の立上りエ
ッジで検出するためエラ−応答信号１０が出力される。
これを受けたマスタバスインタ−フェイス部３はエラ−
サイクルの終了時のバスクロック信号８の立上りエッジ
に同期してバスクロック切り替え信号（ＳＬＯＷ−ｎ）
１１をｂ点において出力する。バスクロック切り替え信
号１１を受けたバスコントロ−ラ１はバスクロック信号
８を遅い周期を持つクロックにｃ点において切り替え
る。
【００１６】この遅い周期を持つバスクロック信号８に
同期してリトライサイクルがマスタバスインタ−フェイ
ス３により実行される。この時エラ−サイクルと同様に
ｄ点でデ−タストロ−ブ信号７にノイズが発生するが、
このノイズは遅い周期を持つバスクロック信号８の立上
りのタイミングに無いため、スレ−ブバスインタ−フェ
イス５はこのサイクルを異常とは検出せず、ｅ点で正常
応答信号９を返す。
同期してリトライサイクルがマスタバスインタ−フェイ
ス３により実行される。この時エラ−サイクルと同様に
ｄ点でデ−タストロ−ブ信号７にノイズが発生するが、
このノイズは遅い周期を持つバスクロック信号８の立上
りのタイミングに無いため、スレ−ブバスインタ−フェ
イス５はこのサイクルを異常とは検出せず、ｅ点で正常
応答信号９を返す。
【００１７】これを受けたマスタバスインタ−フェイス
３は次のバスクロック信号８の立ち下がりエッジｆ点に
おいてバスクロック切り替え信号１１を無効とし、バス
コントロ−ラ１に通知する。バスコントロ−ラ１はバス
クロック切り替え信号１１が無効となることにより、ｇ
点から通常のバスクロック周期を持つクロック信号８に
戻るよう制御する。
３は次のバスクロック信号８の立ち下がりエッジｆ点に
おいてバスクロック切り替え信号１１を無効とし、バス
コントロ−ラ１に通知する。バスコントロ−ラ１はバス
クロック切り替え信号１１が無効となることにより、ｇ
点から通常のバスクロック周期を持つクロック信号８に
戻るよう制御する。
【００１８】図３はバスコントロ−ラ１に内蔵されるク
ロック切り替え回路を示したものである。３１は通常時
のバスクロック信号８の倍の周波数を持つクロックで、
３２〜３４はＤタイプのフリップフロップ、３５は３入
力ノア回路、３６はセレクタ回路である。セレクタ回路
３６はセット端子Ｓが１の時入力Ａの信号が出力Ｙに出
力され、セット端子Ｓが０の時には入力Ｂの信号が出力
端子Ｙに出力される。
ロック切り替え回路を示したものである。３１は通常時
のバスクロック信号８の倍の周波数を持つクロックで、
３２〜３４はＤタイプのフリップフロップ、３５は３入
力ノア回路、３６はセレクタ回路である。セレクタ回路
３６はセット端子Ｓが１の時入力Ａの信号が出力Ｙに出
力され、セット端子Ｓが０の時には入力Ｂの信号が出力
端子Ｙに出力される。
【００１９】クロック３１はフリップフロップ３２のク
リア入力端子とノア回路３５の入力端子に入力される。
またフリップフロップ３２の反転Ｑ出力はフリップフロ
ップ３２のＤ入力に、フリップフロップ３２のＱ出力は
フリップフロップ３３のクリア端子とセレクタ３６のＡ
入力端子とノア回路３５の入力端子に接続される。また
フリップフロップ回路３３の反転Ｑ出力はフリップフロ
ップ回路３３のＤ入力端子に、フリップフロップ回路３
３のＱ出力は、セレクタ３６のＢ入力とノア回路３５の
入力にそれぞれ接続される。バスクロック切り替え信号
１１はフリップフロップ回路３４のＤ入力に、ノア回路
３５の出力はフリップフロップ回路３４のクリア入力端
子に、またフリップフロップ回路３４のＱ出力はセレク
タ３６のセット端子に、セレクタ３６のＹ出力はバスク
ロック信号８にそれぞれ接続される。
リア入力端子とノア回路３５の入力端子に入力される。
またフリップフロップ３２の反転Ｑ出力はフリップフロ
ップ３２のＤ入力に、フリップフロップ３２のＱ出力は
フリップフロップ３３のクリア端子とセレクタ３６のＡ
入力端子とノア回路３５の入力端子に接続される。また
フリップフロップ回路３３の反転Ｑ出力はフリップフロ
ップ回路３３のＤ入力端子に、フリップフロップ回路３
３のＱ出力は、セレクタ３６のＢ入力とノア回路３５の
入力にそれぞれ接続される。バスクロック切り替え信号
１１はフリップフロップ回路３４のＤ入力に、ノア回路
３５の出力はフリップフロップ回路３４のクリア入力端
子に、またフリップフロップ回路３４のＱ出力はセレク
タ３６のセット端子に、セレクタ３６のＹ出力はバスク
ロック信号８にそれぞれ接続される。
【００２０】図４は図３に示すクロック切り替え回路の
動作タイミングを表わしたもので、フリップフロップ回
路３２、３３はクロック３１の分周回路として動作して
いる。ノア回路３５の出力は各入力が０の時のみ１を出
力するため、図４に示すＱ３−Ｃの波形が出力される。
動作タイミングを表わしたもので、フリップフロップ回
路３２、３３はクロック３１の分周回路として動作して
いる。ノア回路３５の出力は各入力が０の時のみ１を出
力するため、図４に示すＱ３−Ｃの波形が出力される。
【００２１】通常、バスクロック切り替え信号１１は１
であるため、Ｑ３−Ｑ出力は１となっており、セレクタ
３６はＡ入力すなわちフリップフロップ回路３２のＱ出
力をＹ出力端子に出力している。バスクロック切り替え
信号１１がａ点において０に変化すると、Ｑ３−Ｃ信号
の立上りでＱ３−Ｑ信号が０となる。このためセレクタ
３６はＢ入力信号すなわちＱ２−Ｑの信号をＹ出力端子
に出力する。
であるため、Ｑ３−Ｑ出力は１となっており、セレクタ
３６はＡ入力すなわちフリップフロップ回路３２のＱ出
力をＹ出力端子に出力している。バスクロック切り替え
信号１１がａ点において０に変化すると、Ｑ３−Ｃ信号
の立上りでＱ３−Ｑ信号が０となる。このためセレクタ
３６はＢ入力信号すなわちＱ２−Ｑの信号をＹ出力端子
に出力する。
【００２２】またバスクロック切り替え信号１１がｂ点
において１になると、Ｑ３−Ｃ信号の立上りでＱ３−Ｑ
信号が１となりセレクタ３６はＡ入力端子の信号すなわ
ちＱ１−Ｑ信号をＹ出力端子に出力する。いずれの場合
にもＱ１−Ｑ、Ｑ２−Ｑ信号（セレクタ３６のＡ、Ｂ入
力）が０の時に切り替え信号Ｓが変化するためセレクタ
３６の出力Ｙはスム−ズに切り替えられる。
において１になると、Ｑ３−Ｃ信号の立上りでＱ３−Ｑ
信号が１となりセレクタ３６はＡ入力端子の信号すなわ
ちＱ１−Ｑ信号をＹ出力端子に出力する。いずれの場合
にもＱ１−Ｑ、Ｑ２−Ｑ信号（セレクタ３６のＡ、Ｂ入
力）が０の時に切り替え信号Ｓが変化するためセレクタ
３６の出力Ｙはスム−ズに切り替えられる。
【００２３】
【発明の効果】以上実施例に基づいて詳細に説明したよ
うに本発明ではバスクロック信号に同期して動作するバ
ス制御方法において、エラ−終了時のリトライを実行す
るときにバスクロック信号を切り替えるためのクロック
切り替え信号を出力し、これに応答してバスコントロ−
ラでバスクロック信号を切り替えるようにしたため、タ
イミングの定まったノイズに対してもリトライにより正
常にエラ−終了を行うことが可能となる。
うに本発明ではバスクロック信号に同期して動作するバ
ス制御方法において、エラ−終了時のリトライを実行す
るときにバスクロック信号を切り替えるためのクロック
切り替え信号を出力し、これに応答してバスコントロ−
ラでバスクロック信号を切り替えるようにしたため、タ
イミングの定まったノイズに対してもリトライにより正
常にエラ−終了を行うことが可能となる。
【図面の簡単な説明】
【図１】本発明のバス制御方法を実施するためのバス構
成の一例を示す図である。
成の一例を示す図である。
【図２】本発明のバス制御方法の動作タイミング図であ
る。
る。
【図３】本発明で用いられるクロック切り替え回路の実
施例を示すブロック図である。
施例を示すブロック図である。
【図４】図３の回路動作を説明するためのタイミング図
である。
である。
【図５】従来のバス制御方法を実施するためのバス構成
図である。
図である。
【図６】従来のバス動作タイミング図である。
【図７】従来のバス動作タイミング図である。
１ バスコントロ−ラ
２ マスタ装置
３ マスタバスインタ−フェイス
４ スレ−ブ装置
５ スレ−ブバスインタ−フェイス
６ アドレスおよびデ−タ信号
７ デ−タストロ−ブ信号
８ バスクロック信号
９ 正常応答信号
１０ エラ−応答信号
１１ バスクロック切り替え信号
Claims (2)
- 【請求項１】デ−タストロ−ブ信号の出力期間中、第１
のバスクロックに同期してバス上のデ−タをアクセス中
に当該デ−タアクセスがエラ−終了した時、リトライサ
イクルにより再度のデ−タアクセスを行うバス制御方法
において、エラ−サイクルの終了時の前記第１のバスク
ロックに同期してバスクロック切り替え信号を出力し、
このバスクロック信号切り替え信号に応答して切り替え
られた、前記第１のバスクロックより遅い周期を持つ第
２のバスクロックに同期して前記リトライサイクルを実
行することを特徴とするバス制御方法。 - 【請求項２】前記第２のバスクロックの周期を前記第１
のバスクロックの周期の偶数倍とした請求項１記載のバ
ス制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18201491A JPH056336A (ja) | 1991-06-26 | 1991-06-26 | バス制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18201491A JPH056336A (ja) | 1991-06-26 | 1991-06-26 | バス制御方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH056336A true JPH056336A (ja) | 1993-01-14 |
Family
ID=16110829
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18201491A Pending JPH056336A (ja) | 1991-06-26 | 1991-06-26 | バス制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH056336A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100395740C (zh) * | 2004-11-03 | 2008-06-18 | 明基电通股份有限公司 | 通用型串行传输系统、打印机及其控制方法 |
-
1991
- 1991-06-26 JP JP18201491A patent/JPH056336A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100395740C (zh) * | 2004-11-03 | 2008-06-18 | 明基电通股份有限公司 | 通用型串行传输系统、打印机及其控制方法 |
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