JPS6231380B2 - - Google Patents
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- Publication number
- JPS6231380B2 JPS6231380B2 JP55186902A JP18690280A JPS6231380B2 JP S6231380 B2 JPS6231380 B2 JP S6231380B2 JP 55186902 A JP55186902 A JP 55186902A JP 18690280 A JP18690280 A JP 18690280A JP S6231380 B2 JPS6231380 B2 JP S6231380B2
- Authority
- JP
- Japan
- Prior art keywords
- control circuit
- external control
- microprocessor
- clock pulse
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Prevention of errors by analysis, debugging or testing of software
- G06F11/3668—Testing of software
- G06F11/3672—Test management
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
【発明の詳細な説明】
本発明はダイナミツク動作のマイクロプロセツ
サを有するデータ処理システムにおける外部制御
回路のデバツグ制御機能にかんするものである。
サを有するデータ処理システムにおける外部制御
回路のデバツグ制御機能にかんするものである。
マイクロプロセツサを有するデータ処理システ
ムにおける外部制御回路は、バスコントローラ、
タイミング発生回路、アドレスデコーダ、レジス
タ群等の同期動作回路を含むが、この制御回路の
機能は重要であるので、時に応じ機能チエツク
（デバツグ）が必要である。スタテイツク動作が
可能なマイクロプロセサを用いたシステムにおい
ては、上記の外部制御回路のデバツグは容易であ
る。しかし基本入力クロツクの最低周波数が限定
された、ダイナミツク動作のマイクロプロセサを
用いたシステムでは、ダイナミツク的な動きでし
か、外部制御回路のデバツグができないため、ハ
ードウエアのデバツグは非常に難しく、多くの手
間と時間を要していた。
ムにおける外部制御回路は、バスコントローラ、
タイミング発生回路、アドレスデコーダ、レジス
タ群等の同期動作回路を含むが、この制御回路の
機能は重要であるので、時に応じ機能チエツク
（デバツグ）が必要である。スタテイツク動作が
可能なマイクロプロセサを用いたシステムにおい
ては、上記の外部制御回路のデバツグは容易であ
る。しかし基本入力クロツクの最低周波数が限定
された、ダイナミツク動作のマイクロプロセサを
用いたシステムでは、ダイナミツク的な動きでし
か、外部制御回路のデバツグができないため、ハ
ードウエアのデバツグは非常に難しく、多くの手
間と時間を要していた。
このようなマイクロプロセツサと外部制御回路
との関係を第１図の制御時間関係図にもとずいて
説明する。マイクロプロセツサはクロツクパルス
PCLKに、又外部制御回路はクロツクパルスCLK
１に夫々同期して動作する。
との関係を第１図の制御時間関係図にもとずいて
説明する。マイクロプロセツサはクロツクパルス
PCLKに、又外部制御回路はクロツクパルスCLK
１に夫々同期して動作する。
マイクロプロセツサが外部制御回路の動作を要
求する時はアクセス要求信号PRQを外部制御回
路に送出する。
求する時はアクセス要求信号PRQを外部制御回
路に送出する。
外部制御回路は、このPRQによつて起動し、
マイクロプロセツサの要求する動作を実行する。
マイクロプロセツサの要求する動作を実行する。
外部制御回路がマイクロプロセツサの要求する
動作即ち以後制御されるための準備が完了する
と、レデイ信号RDYをマイクロプロセツサに送
出する。
動作即ち以後制御されるための準備が完了する
と、レデイ信号RDYをマイクロプロセツサに送
出する。
第１図における時間Taはアクセス要求信号
PRQがマイクロプロセツサから送出され、外部
制御回路からレデイ信号RDYがマイクロプロセ
ツサへ送出されるまでの時間である。このTaの
間はマイクロプロセツサは待機状態であり、現状
態を保持している。
PRQがマイクロプロセツサから送出され、外部
制御回路からレデイ信号RDYがマイクロプロセ
ツサへ送出されるまでの時間である。このTaの
間はマイクロプロセツサは待機状態であり、現状
態を保持している。
マイクロプロセツサがRDY信号を受領する
と、第１図でTbで示される時間、マイクロプロ
セツサからは制御信号や、アドレス、データ信号
が時分割的にクロツクパルスPCLKに同期して出
力される。その後マイクロプロセツサはTAの時
間中後処理を実行して、次に新たなアクセス要求
信号PRQを送出することになる。
と、第１図でTbで示される時間、マイクロプロ
セツサからは制御信号や、アドレス、データ信号
が時分割的にクロツクパルスPCLKに同期して出
力される。その後マイクロプロセツサはTAの時
間中後処理を実行して、次に新たなアクセス要求
信号PRQを送出することになる。
本発明はこのようにスタテイツク動作が不可能
なマイクロプロセツサ、即ち基本入力クロツクの
最低周波数が定められているようなマイクロプロ
セツサを使用したデータ処理システムにおいて、
マイクロプロセツサからのアクセス要求信号
PRQの送出から、外部制御回路よりのレデイ信
号RDYの送出までの時間Ta中に、外部制御回路
のデバツグのため、外部制御回路に含まれるレジ
スタ等の各種の同期動作回路の連続的シングルス
テツプ動作を行わせ、外部制御回路のハードウエ
アのデバツグを容易にしようとするものである。
なマイクロプロセツサ、即ち基本入力クロツクの
最低周波数が定められているようなマイクロプロ
セツサを使用したデータ処理システムにおいて、
マイクロプロセツサからのアクセス要求信号
PRQの送出から、外部制御回路よりのレデイ信
号RDYの送出までの時間Ta中に、外部制御回路
のデバツグのため、外部制御回路に含まれるレジ
スタ等の各種の同期動作回路の連続的シングルス
テツプ動作を行わせ、外部制御回路のハードウエ
アのデバツグを容易にしようとするものである。
このようにTaを選んだ理由はTbの時間では既
述のごとく、マイクロプロセツサから制御信号や
アドレス、データ信号が時分割的にクロツクパル
スに同期して外部制御回路に与えられ、且つそれ
に対応する動作を外部制御回路は行いシングルス
テツプによる制御が不可能となるからである。こ
のような時間Taにおける外部制御回路のデバツ
グは本発明によればダイナミツク動作のマイクロ
プロセツサ、入出力装置、入出力装置等を制御す
るための外部制御回路を含むデータ処理システム
において、外部制御回路へのクロツクパルス供給
路中に、クロツクパルス制御手段が付加され該手
段は外部制御回路のデバツグのためのシングルス
テツプ機能の開始の際、マイクロプロセツサから
外部制御回路へ与えられるアクセス要求信号によ
つて、外部制御回路への継続的なクロツクパルス
の供給を断つと共に、シングルステツプを行わせ
る際にのみ、クロツクパルスからシングルパルス
を抽出して外部制御回路へ供給し、外部制御回路
からマイクロプロセツサに与えられるレデイ信号
によつてデバツグは終了する機能を有することを
特徴とするデバツグ制御機能を有するデータ処理
システムによつて達成される。
述のごとく、マイクロプロセツサから制御信号や
アドレス、データ信号が時分割的にクロツクパル
スに同期して外部制御回路に与えられ、且つそれ
に対応する動作を外部制御回路は行いシングルス
テツプによる制御が不可能となるからである。こ
のような時間Taにおける外部制御回路のデバツ
グは本発明によればダイナミツク動作のマイクロ
プロセツサ、入出力装置、入出力装置等を制御す
るための外部制御回路を含むデータ処理システム
において、外部制御回路へのクロツクパルス供給
路中に、クロツクパルス制御手段が付加され該手
段は外部制御回路のデバツグのためのシングルス
テツプ機能の開始の際、マイクロプロセツサから
外部制御回路へ与えられるアクセス要求信号によ
つて、外部制御回路への継続的なクロツクパルス
の供給を断つと共に、シングルステツプを行わせ
る際にのみ、クロツクパルスからシングルパルス
を抽出して外部制御回路へ供給し、外部制御回路
からマイクロプロセツサに与えられるレデイ信号
によつてデバツグは終了する機能を有することを
特徴とするデバツグ制御機能を有するデータ処理
システムによつて達成される。
即ち時間Taにおいて、外部制御回路のデバツ
グのため、該回路をシングルステツプ動作を行な
わせる場合、上記本発明によるクロツクパルス制
御手段の付加によつて、マイクロプロセツサから
外部制御回路にアクセス要求信号が与えられた際
に、それまで外部制御回路に与えられていたクロ
ツクパルスは中断され、シングルステツプを行わ
せんとする時にのみシングルステツプのためのパ
ルスが外部制御回路に与えられ、これによつて外
部制御回路に含まれる各種同期動作をする回路の
機能がチエツクされることになる。
グのため、該回路をシングルステツプ動作を行な
わせる場合、上記本発明によるクロツクパルス制
御手段の付加によつて、マイクロプロセツサから
外部制御回路にアクセス要求信号が与えられた際
に、それまで外部制御回路に与えられていたクロ
ツクパルスは中断され、シングルステツプを行わ
せんとする時にのみシングルステツプのためのパ
ルスが外部制御回路に与えられ、これによつて外
部制御回路に含まれる各種同期動作をする回路の
機能がチエツクされることになる。
本発明を図面によつて更に説明する。第２図は
実施例の回路であり、ダイナミツク動作のマイク
ロプロセツサ、外部制御回路、バス、入出力装
置、パルス発生回路、分周回路よりなり、更に外
部制御回路にはバスコントローラ、タイミング発
生回路、アドレスレコーダ、レジスタ群等の同期
動作回路が含まれる。図ではこのようなデータ処
理システムに、本発明によるクロツクパルス制御
手段CCTが付加されている。
実施例の回路であり、ダイナミツク動作のマイク
ロプロセツサ、外部制御回路、バス、入出力装
置、パルス発生回路、分周回路よりなり、更に外
部制御回路にはバスコントローラ、タイミング発
生回路、アドレスレコーダ、レジスタ群等の同期
動作回路が含まれる。図ではこのようなデータ処
理システムに、本発明によるクロツクパルス制御
手段CCTが付加されている。
このクロツクパルス制御手段は、スイツチS1，
S2、インバータＩov1，Ｉov2、フリツプフロツプ
FF1〜FF4、NAND回路GT1，GT2，AND回路
GT3よりなり、クロツクパルスはCLK０、
PCLK、CLK１で示されており、従来の外部制御
回路は図示のCLK１がCLK０と一致する。第３
図は第２図の実施例回路の動作を説明するタイム
チヤートである。このタイムチヤートに示された
記号は、第２図の回路におけるクロツクパルスと
各構成素子の出力信号を示す。
S2、インバータＩov1，Ｉov2、フリツプフロツプ
FF1〜FF4、NAND回路GT1，GT2，AND回路
GT3よりなり、クロツクパルスはCLK０、
PCLK、CLK１で示されており、従来の外部制御
回路は図示のCLK１がCLK０と一致する。第３
図は第２図の実施例回路の動作を説明するタイム
チヤートである。このタイムチヤートに示された
記号は、第２図の回路におけるクロツクパルスと
各構成素子の出力信号を示す。
マイクロプロセツサが外部制御回路を起動せん
とする時は、アクセス要求信号PRQを外部制御
回路に送出する。この時マイクロプロセツサは第
３図のクロツクパルスPCLKで動作しており、一
方外部制御回路にはクロツクパルスCLK０が
AND回路GT3を介してCLK１として供給されて
いる。これはアクセス要求信号PRQが同時にフ
リツプフロツプFF4に与えられ、NAND回路GT2
を介してGT3が開放されているからである。PRQ
によつて起動した外部制御回路はマイクロプロセ
ツサの要求する準備を行い、それが終了すると、
マイクロプロセツサに対しレデイ信号RDYを送
出する。
とする時は、アクセス要求信号PRQを外部制御
回路に送出する。この時マイクロプロセツサは第
３図のクロツクパルスPCLKで動作しており、一
方外部制御回路にはクロツクパルスCLK０が
AND回路GT3を介してCLK１として供給されて
いる。これはアクセス要求信号PRQが同時にフ
リツプフロツプFF4に与えられ、NAND回路GT2
を介してGT3が開放されているからである。PRQ
によつて起動した外部制御回路はマイクロプロセ
ツサの要求する準備を行い、それが終了すると、
マイクロプロセツサに対しレデイ信号RDYを送
出する。
これまでの時間が既に述べた如くTaである。
本発明は外部制御回路のデバツグを必要とする時
には、このTa時間内に、本発明によるクロツク
パルス制御手段CCTによつて、これまで外部制
御回路に対し、継続的に供給されていたクロツク
パルスCLK０は中断され、外部制御回路には、
クロツクパルスCLK０より第３図に示すCLK１
のパルスCL1，CL2等のみが抽出されて与えられ
るようになる。このパルスによつて外部制御回路
に含まれる各種回路の同期動作系はシングルステ
ツプ動作を行い、これら回路のプロテクシヨンエ
ラー、バリテイエラ、メモリ異常等の検出を行う
ようになつている。
本発明は外部制御回路のデバツグを必要とする時
には、このTa時間内に、本発明によるクロツク
パルス制御手段CCTによつて、これまで外部制
御回路に対し、継続的に供給されていたクロツク
パルスCLK０は中断され、外部制御回路には、
クロツクパルスCLK０より第３図に示すCLK１
のパルスCL1，CL2等のみが抽出されて与えられ
るようになる。このパルスによつて外部制御回路
に含まれる各種回路の同期動作系はシングルステ
ツプ動作を行い、これら回路のプロテクシヨンエ
ラー、バリテイエラ、メモリ異常等の検出を行う
ようになつている。
このようなデバツグの場合の動作について説明
する。
する。
スイツチS2は通常は開放、即ち０の状態である
がシングルステツプ機能を有効にせんとする場合
に動作させ、その継続を希望している間、動作状
態に保持される。スイツチS1は通常は開放、即ち
０であり、シングルステツプ機能の有効時間内で
シングルステツプの動作をさせたい場合にのみ動
作状態即ち１となる。シングルステツプの必要な
回数、このスイツチS1の動作・復旧を繰返すこと
になる。
がシングルステツプ機能を有効にせんとする場合
に動作させ、その継続を希望している間、動作状
態に保持される。スイツチS1は通常は開放、即ち
０であり、シングルステツプ機能の有効時間内で
シングルステツプの動作をさせたい場合にのみ動
作状態即ち１となる。シングルステツプの必要な
回数、このスイツチS1の動作・復旧を繰返すこと
になる。
外部制御回路のデバツグを行わんとする場合ス
イツチS2が動作される。これによつてFF3は状態
１を出力する。続いてマイクロプロセツサからア
クセス要求信号PRQが外部制御回路に与えられ
ると、FF4も状態１となる。これによつて第３図
に示す如くNAND回路GT2は動作を転換し、AND
回路GT3は阻止状態となり、それ迄外部制御回路
に与えられていたクロツクパルスCLK０も阻止
される。
イツチS2が動作される。これによつてFF3は状態
１を出力する。続いてマイクロプロセツサからア
クセス要求信号PRQが外部制御回路に与えられ
ると、FF4も状態１となる。これによつて第３図
に示す如くNAND回路GT2は動作を転換し、AND
回路GT3は阻止状態となり、それ迄外部制御回路
に与えられていたクロツクパルスCLK０も阻止
される。
このような状態でスイツチS1の第１回の動作を
行うと、FF1及びFF2が動作し、第３図に示す如
くNAND回路GT1及びGT2は再び転換し、これに
よつて一定時間のみANDゲートGT3は再び開放
され、クロツクパルスCLK１としてパルスCL１
（第３図）が外部制御回路に与えられ、このパル
スによつて外部制御回路の各種同期動作系はシン
グルステツプ動作を行い、各回路のパルス動作機
能がチエツクされる。もし異常を生じた場合には
図示されていない検出部にエラー信号が生ずるよ
うになる。
行うと、FF1及びFF2が動作し、第３図に示す如
くNAND回路GT1及びGT2は再び転換し、これに
よつて一定時間のみANDゲートGT3は再び開放
され、クロツクパルスCLK１としてパルスCL１
（第３図）が外部制御回路に与えられ、このパル
スによつて外部制御回路の各種同期動作系はシン
グルステツプ動作を行い、各回路のパルス動作機
能がチエツクされる。もし異常を生じた場合には
図示されていない検出部にエラー信号が生ずるよ
うになる。
このようなシングルステツプ動作は必要回数ス
イツチS1を動作させることによつて行われるが、
第３図ではスイツチS1を２回動作させた場合のみ
が示されている。シングルステツプ動作を必要回
数動作させ、外部制御回路がマイクロプロセツサ
の要求する動作を終了すると、レデイ信号RDY
をマイクロプロセツサに対し送出する。それによ
つてFF4は他の状態に移りNAND回路GT2は継続
的に状態１の信号を出し、これによつてANDゲ
ートGT3はクロツクパルスCLK０をCLK１とし
て外部制御回路に継続的に供給することになる。
イツチS1を動作させることによつて行われるが、
第３図ではスイツチS1を２回動作させた場合のみ
が示されている。シングルステツプ動作を必要回
数動作させ、外部制御回路がマイクロプロセツサ
の要求する動作を終了すると、レデイ信号RDY
をマイクロプロセツサに対し送出する。それによ
つてFF4は他の状態に移りNAND回路GT2は継続
的に状態１の信号を出し、これによつてANDゲ
ートGT3はクロツクパルスCLK０をCLK１とし
て外部制御回路に継続的に供給することになる。
第１図はマイクロプロセツサと外部制御回路と
の間の制御時間関係図であり、第２図は本発明の
一実施例を説明するブロツク図、第３図は本発明
の一実施例を説明するタイムチヤートであり、図
においてCCTは本発明によるクロツクパルス制
御手段でS1，S2はスイツチ、FF1〜FF4はフリツ
プフロツプ、GT1，GT2はNAND回路、GT3は
AND回路、CLK０，CLK１はクロツクパルス、
Ａはアドレス信号、Ｄはデータ、PRQはアクセ
ス要求信号、RDYはレデイ信号を示す。
の間の制御時間関係図であり、第２図は本発明の
一実施例を説明するブロツク図、第３図は本発明
の一実施例を説明するタイムチヤートであり、図
においてCCTは本発明によるクロツクパルス制
御手段でS1，S2はスイツチ、FF1〜FF4はフリツ
プフロツプ、GT1，GT2はNAND回路、GT3は
AND回路、CLK０，CLK１はクロツクパルス、
Ａはアドレス信号、Ｄはデータ、PRQはアクセ
ス要求信号、RDYはレデイ信号を示す。
Claims (1)
- １ ダイナミツク動作のマイクロプロセツサ、入
出力装置、入出力装置等を制御するための外部制
御回路を含むデータ処理システムにおいて、外部
制御回路へのクロツクパルス供給路中に、クロツ
クパルス制御手段が付加され、該手段は外部制御
回路のデバツグのためのシングルステツプ機能の
開始の際、マイクロプロセツサから外部制御回路
へ与えられるアクセス要求信号によつて、外部制
御回路への継続的なクロツクパルスの供給を断つ
と共に、シングルステツプを行わせる際にのみ、
クロツクパルスからシングルパルスを抽出して外
部制御回路へ供給し、外部制御回路からマイクロ
プロセツサに与えられるレデイ信号によつてデバ
ツグは終了する機能を有することを特徴とするデ
バツグ制御機能を有するデータ処理システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55186902A JPS57109059A (en) | 1980-12-26 | 1980-12-26 | Debugging control system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55186902A JPS57109059A (en) | 1980-12-26 | 1980-12-26 | Debugging control system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57109059A JPS57109059A (en) | 1982-07-07 |
| JPS6231380B2 true JPS6231380B2 (ja) | 1987-07-08 |
Family
ID=16196674
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55186902A Granted JPS57109059A (en) | 1980-12-26 | 1980-12-26 | Debugging control system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57109059A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5378140A (en) * | 1976-12-22 | 1978-07-11 | Mitsubishi Electric Corp | Diagnosis system for microprocessor |
-
1980
- 1980-12-26 JP JP55186902A patent/JPS57109059A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57109059A (en) | 1982-07-07 |
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