JPH0563577A - Δς変調器 - Google Patents
Δς変調器Info
- Publication number
- JPH0563577A JPH0563577A JP3219547A JP21954791A JPH0563577A JP H0563577 A JPH0563577 A JP H0563577A JP 3219547 A JP3219547 A JP 3219547A JP 21954791 A JP21954791 A JP 21954791A JP H0563577 A JPH0563577 A JP H0563577A
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- JP
- Japan
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- integrator
- output
- value
- constant
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- Pending
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- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】
【目的】 ΔΣ変調の次数を上げることにより、低いオ
ーバーサンプリングにおいても高いダイナミックレンジ
が得られるΔΣ変調器を提供する。 【構成】 ５個の積分器１〜５をカスケードに接続し、
その各々の出力を乗算器６〜９及び加算器１０〜１３に
より加重加算して局部量子化器１４に入力する。加重加
算の際の各係数値を、１，０．５，０．１２５，０．０
３１２５，０．００３９０６２５とし、局部量子化器１
４は±１の２値出力とする。局部量子化器１４の出力を
ΔΣ変調器出力として取り出すとともに、遅延回路１５
により１クロック遅延させ、減算器１６において入力と
の差をとり、初段の積分器１に入力する。
ーバーサンプリングにおいても高いダイナミックレンジ
が得られるΔΣ変調器を提供する。 【構成】 ５個の積分器１〜５をカスケードに接続し、
その各々の出力を乗算器６〜９及び加算器１０〜１３に
より加重加算して局部量子化器１４に入力する。加重加
算の際の各係数値を、１，０．５，０．１２５，０．０
３１２５，０．００３９０６２５とし、局部量子化器１
４は±１の２値出力とする。局部量子化器１４の出力を
ΔΣ変調器出力として取り出すとともに、遅延回路１５
により１クロック遅延させ、減算器１６において入力と
の差をとり、初段の積分器１に入力する。
Description
【０００１】
【産業上の利用分野】本発明はΔΣ変調器に係り、特に
高次のΔΣ変調を行うものである。
高次のΔΣ変調を行うものである。
【０００２】
【従来の技術】近年のディジタル信号処理技術の進歩に
伴い、ΔΣ変調器はＡ／Ｄ，Ｄ／Ａ変換器に用いられる
等、その重要性は益々高くなっている。ΔΣ変調はオー
バーサンプリングを用いて低域の量子化ノイズを高域に
追いやることにより、少ないビット数で高いダイナミッ
クレンジを得るようにしたものである。
伴い、ΔΣ変調器はＡ／Ｄ，Ｄ／Ａ変換器に用いられる
等、その重要性は益々高くなっている。ΔΣ変調はオー
バーサンプリングを用いて低域の量子化ノイズを高域に
追いやることにより、少ないビット数で高いダイナミッ
クレンジを得るようにしたものである。
【０００３】従来のΔΣ変調器を図３に示し、その説明
を行う（例えば、ラジオ技術誌８９年２月号）。積分器
１〜４がカスケード状に接続されており、積分器２〜４
の出力がそれぞれ乗算器１００〜１０２によって重み付
けされた後、加算器１０〜１２によって加算される。こ
こで、乗算器１００〜１０２における係数Ａ，Ｂ，Ｃ
は、Ａ＝０．５，Ｂ＝０．１２５，Ｃ＝０．０１５６２
５である。加算器１０より得られる積分器１〜４の重み
付け加算結果が局部量子化器１４によって再量子化され
る。局部量子化器１４では、入力値が０以上の場合は
１、０未満の場合は−１を出力する。局部量子化器１４
の出力を遅延回路１５によって１クロック分遅延させ、
減算器１６を用いて入力より減算し、積分器１に与えら
れる。
を行う（例えば、ラジオ技術誌８９年２月号）。積分器
１〜４がカスケード状に接続されており、積分器２〜４
の出力がそれぞれ乗算器１００〜１０２によって重み付
けされた後、加算器１０〜１２によって加算される。こ
こで、乗算器１００〜１０２における係数Ａ，Ｂ，Ｃ
は、Ａ＝０．５，Ｂ＝０．１２５，Ｃ＝０．０１５６２
５である。加算器１０より得られる積分器１〜４の重み
付け加算結果が局部量子化器１４によって再量子化され
る。局部量子化器１４では、入力値が０以上の場合は
１、０未満の場合は−１を出力する。局部量子化器１４
の出力を遅延回路１５によって１クロック分遅延させ、
減算器１６を用いて入力より減算し、積分器１に与えら
れる。
【０００４】このように構成し、６４倍オーバーサンプ
リングで動作させると、最大９４．３dBのダイナミック
レンジが得られる。
リングで動作させると、最大９４．３dBのダイナミック
レンジが得られる。
【０００５】
【発明が解決しようとする課題】しかしながら上記のよ
うな構成では、４次のΔΣ変調を行うことは出来るが、
それ以上の性能を得たい場合、例えば、ΔΣ変調の次数
を５次にしようとした場合、次数を上げることが出来て
も、性能的に、より優れたものを得ることが難しいとい
う問題点があった。
うな構成では、４次のΔΣ変調を行うことは出来るが、
それ以上の性能を得たい場合、例えば、ΔΣ変調の次数
を５次にしようとした場合、次数を上げることが出来て
も、性能的に、より優れたものを得ることが難しいとい
う問題点があった。
【０００６】本発明は上記の問題点に鑑み、５個の積分
器を用い、各積分器の出力の重み付けを適切に行うこと
により、より優れた性能を有するΔΣ変調器を提供する
ことを目的とするものである。
器を用い、各積分器の出力の重み付けを適切に行うこと
により、より優れた性能を有するΔΣ変調器を提供する
ことを目的とするものである。
【０００７】
【課題を解決するための手段】この目的を達成するため
に本発明のΔΣ変調器は、入力信号を積分する第１の積
分器と、前記第１の積分器の出力を積分する第２の積分
器と、前記第２の積分器の出力を積分する第３の積分器
と、前記第３の積分器の出力を積分する第４の積分器
と、前記第４の積分器の出力を積分する第５の積分器
と、前記第２の積分器の出力に係数Ａを掛け合わせる第
１の乗算器と、前記第３の積分器の出力に係数Ｂを掛け
合わせる第２の乗算器と、前記第４の積分器の出力に係
数Ｃを掛け合わせる第３の乗算器と、前記第５の積分器
の出力に係数Ｄを掛け合わせる第４の乗算器と、前記第
１の積分器の出力と前記第１〜第４の乗算器の出力との
和を採る加算手段と、前記加算手段の出力を量子化する
局部量子化器と、前記局部量子化器の出力を１クロック
分遅延させる遅延回路と、前記入力信号と前記遅延回路
の出力との差を採る減算器とを備え、前記減算器の出力
を第１の積分器に入力し、前記係数Ａの値を０．５、前
記係数Ｂの値を０．１２５、前記係数Ｃの値を０．０３
１２５、前記係数Ｄの値を０．００３９０６２５とし、
前記局部量子化器の出力をΔΣ変調出力として取り出す
ようにしたものである。
に本発明のΔΣ変調器は、入力信号を積分する第１の積
分器と、前記第１の積分器の出力を積分する第２の積分
器と、前記第２の積分器の出力を積分する第３の積分器
と、前記第３の積分器の出力を積分する第４の積分器
と、前記第４の積分器の出力を積分する第５の積分器
と、前記第２の積分器の出力に係数Ａを掛け合わせる第
１の乗算器と、前記第３の積分器の出力に係数Ｂを掛け
合わせる第２の乗算器と、前記第４の積分器の出力に係
数Ｃを掛け合わせる第３の乗算器と、前記第５の積分器
の出力に係数Ｄを掛け合わせる第４の乗算器と、前記第
１の積分器の出力と前記第１〜第４の乗算器の出力との
和を採る加算手段と、前記加算手段の出力を量子化する
局部量子化器と、前記局部量子化器の出力を１クロック
分遅延させる遅延回路と、前記入力信号と前記遅延回路
の出力との差を採る減算器とを備え、前記減算器の出力
を第１の積分器に入力し、前記係数Ａの値を０．５、前
記係数Ｂの値を０．１２５、前記係数Ｃの値を０．０３
１２５、前記係数Ｄの値を０．００３９０６２５とし、
前記局部量子化器の出力をΔΣ変調出力として取り出す
ようにしたものである。
【０００８】
【作用】上記のように積分器を５個用いて、各積分器の
出力に対して適切な係数を掛け合わせて加算し、この加
算結果を量子化するようにしたため、安定な５次のΔΣ
変調を行うことが出来、低域でより大きなダイナミック
レンジを得ることが可能である。
出力に対して適切な係数を掛け合わせて加算し、この加
算結果を量子化するようにしたため、安定な５次のΔΣ
変調を行うことが出来、低域でより大きなダイナミック
レンジを得ることが可能である。
【０００９】
【実施例】以下、図面に基づき本発明の説明を行う。
【００１０】図１は本発明によるΔΣ変調器の実施例を
示すブロック図である。なお、この図において、図３と
同一機能を有するものについては同一の符号を付し、詳
細な説明は省略する。本実施例では、積分器５，乗算器
９，加算器１３を新たに加えて、５次のΔΣ変調を行っ
ている。乗算器６〜９により掛け合わされる係数Ａ，
Ｂ，Ｃ，Ｄは、Ａ＝０．５，Ｂ＝０．１２５（１／
８），Ｃ＝０．０３１２５（１／３２），Ｄ＝０．００
３９０６２５（１／２５６）となっており、実際には、
乗算器６は入力を１ビット右シフト、乗算器７は入力を
３ビット右シフト、乗算器８は入力を５ビット右シフ
ト、乗算器９は入力を８ビット右シフトして出力するこ
とにより乗算を行っている。
示すブロック図である。なお、この図において、図３と
同一機能を有するものについては同一の符号を付し、詳
細な説明は省略する。本実施例では、積分器５，乗算器
９，加算器１３を新たに加えて、５次のΔΣ変調を行っ
ている。乗算器６〜９により掛け合わされる係数Ａ，
Ｂ，Ｃ，Ｄは、Ａ＝０．５，Ｂ＝０．１２５（１／
８），Ｃ＝０．０３１２５（１／３２），Ｄ＝０．００
３９０６２５（１／２５６）となっており、実際には、
乗算器６は入力を１ビット右シフト、乗算器７は入力を
３ビット右シフト、乗算器８は入力を５ビット右シフ
ト、乗算器９は入力を８ビット右シフトして出力するこ
とにより乗算を行っている。
【００１１】加算器１０〜１３によって積分器１及び乗
算器６〜９の出力の和が求められ、局部量子化器１４に
与えられる。局部量子化器１４では、入力値≧０ならば
＋１を出力し、入力値＜０ならば−１を出力する。この
値が遅延回路１５を介して減算器１６に与えられ、入力
との差をとられて初段の積分器１に与えられる。
算器６〜９の出力の和が求められ、局部量子化器１４に
与えられる。局部量子化器１４では、入力値≧０ならば
＋１を出力し、入力値＜０ならば−１を出力する。この
値が遅延回路１５を介して減算器１６に与えられ、入力
との差をとられて初段の積分器１に与えられる。
【００１２】積分器の伝達関数H(z)は（数１）に示すと
おりであるので、このように構成することにより、入力
Ｘと出力Ｙとの間には（数２）で示すとおりの関係が成
り立つ。
おりであるので、このように構成することにより、入力
Ｘと出力Ｙとの間には（数２）で示すとおりの関係が成
り立つ。
【００１３】
【数１】
【００１４】
【数２】
【００１５】（数２）に示されるように、図１のとおり
に構成し、乗算器６〜９の係数Ａ，Ｂ，Ｃ，Ｄの値を前
述のとおりとすることにより、５次のΔΣ変調を行うこ
とが出来る。本ΔΣ変調器を６４倍オーバーサンプリン
グで用いた場合、最大１０９dBのダイナミックレンジを
得ることが出来る。図２に０.５fs，０dBの正弦波を入
力した場合の出力スペクトルを示す。
に構成し、乗算器６〜９の係数Ａ，Ｂ，Ｃ，Ｄの値を前
述のとおりとすることにより、５次のΔΣ変調を行うこ
とが出来る。本ΔΣ変調器を６４倍オーバーサンプリン
グで用いた場合、最大１０９dBのダイナミックレンジを
得ることが出来る。図２に０.５fs，０dBの正弦波を入
力した場合の出力スペクトルを示す。
【００１６】なお、以上の実施例においては積分器３〜
５のオーバーフローについて触れなかったが、オーバー
フロー防止のために、積分器３〜５にリミッタを付け、
オーバーフローを防止するようにして良いことは言うま
でもない。この時、リミッタの値としては、乗算器７〜
９の出力が１以下となるようにすれば良い。即ち、積分
器３ではリミッタの範囲を±８、積分器４では±３２、
積分器５では±２５６とすれば良い。
５のオーバーフローについて触れなかったが、オーバー
フロー防止のために、積分器３〜５にリミッタを付け、
オーバーフローを防止するようにして良いことは言うま
でもない。この時、リミッタの値としては、乗算器７〜
９の出力が１以下となるようにすれば良い。即ち、積分
器３ではリミッタの範囲を±８、積分器４では±３２、
積分器５では±２５６とすれば良い。
【００１７】
【発明の効果】以上のべたように本発明は、安定な５次
のΔΣ変調を行うことが出来、低域でより大きなダイナ
ミックレンジが得られ、６４倍オーバーサンプリングで
使用すると、ダイナミックレンジ１０９dBが得られると
いう優れた効果を有するものである。
のΔΣ変調を行うことが出来、低域でより大きなダイナ
ミックレンジが得られ、６４倍オーバーサンプリングで
使用すると、ダイナミックレンジ１０９dBが得られると
いう優れた効果を有するものである。
【図１】本発明の一実施例におけるΔΣ変調器の構成を
示すブロック図
示すブロック図
【図２】図１に示すΔΣ変調器に対し、0.5fs，０dBの
正弦波を入力した場合の出力スペクトル図
正弦波を入力した場合の出力スペクトル図
【図３】従来のΔΣ変調器の構成を示すブロック図
１〜５ 積分器 ６〜９ 乗算器 １０〜１３ 加算器 １４ 局部量子化器 １５ 遅延回路 １６減算器
Claims (3)
- 【請求項１】 入力信号を積分する第１の積分器と、 前記第１の積分器の出力を積分する第２の積分器と、 前記第２の積分器の出力を積分する第３の積分器と、 前記第３の積分器の出力を積分する第４の積分器と、 前記第４の積分器の出力を積分する第５の積分器と、 前記第２の積分器の出力に定数Ａを掛け合わせる第１の
乗算器と、 前記第３の積分器の出力に定数Ｂを掛け合わせる第２の
乗算器と、 前記第４の積分器の出力に定数Ｃを掛け合わせる第３の
乗算器と、 前記第５の積分器の出力に定数Ｄを掛け合わせる第４の
乗算器と、 前記第１の積分器の出力と前記第１〜第４の乗算器の出
力との和を採る加算手段と、 前記加算手段の出力を量子化する局部量子化器と、 前記局部量子化器の出力を１クロック分遅延させる遅延
回路と、 前記入力信号と前記遅延回路の出力との差を採る減算器
とを備え、 前記減算器の出力を前記第１の積分器に入力し、前記定
数Ａの値を０．５、前記定数Ｂの値を０．１２５、前記
定数Ｃの値を０．０３１２５、前記定数Ｄの値を０．０
０３９０６２５とし、前記局部量子化器の出力をΔΣ変
調出力として取り出すことを特徴とするΔΣ変調器。 - 【請求項２】 局部量子化器の出力を２階調とした請求
項１記載のΔΣ変調器。 - 【請求項３】 第３〜第５の積分器が、各積分器の値が
一定のを超えることがないようリミッタ機能を有する請
求項１記載のΔΣ変調器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3219547A JPH0563577A (ja) | 1991-08-30 | 1991-08-30 | Δς変調器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3219547A JPH0563577A (ja) | 1991-08-30 | 1991-08-30 | Δς変調器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0563577A true JPH0563577A (ja) | 1993-03-12 |
Family
ID=16737214
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3219547A Pending JPH0563577A (ja) | 1991-08-30 | 1991-08-30 | Δς変調器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0563577A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0798865A3 (en) * | 1996-03-28 | 1999-07-28 | Sony Corporation | Digital data converter |
| KR100625502B1 (ko) * | 1998-04-27 | 2006-09-20 | 프리스케일 세미컨덕터, 인크. | 시그마-델타 변조기 및 신호를 디지털화하는 방법 |
-
1991
- 1991-08-30 JP JP3219547A patent/JPH0563577A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0798865A3 (en) * | 1996-03-28 | 1999-07-28 | Sony Corporation | Digital data converter |
| KR100625502B1 (ko) * | 1998-04-27 | 2006-09-20 | 프리스케일 세미컨덕터, 인크. | 시그마-델타 변조기 및 신호를 디지털화하는 방법 |
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