JPH0563826B2 - - Google Patents

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、プロセツサと主記憶装置との間に設
けられたキヤツシユメモリを用いて効率的なデー
タのリード／ライト処理を行い得るデータ処理装
置に関する。

（従来の技術） 計算機のプログラミング言語の一種であつて、
その普及が目覚ましいＣ言語では、ポインタ型デ
ータが頻繁に使用される。このポインタは、或る
データを格納しているメモリ上のアドレスを示す
ものである。このようなポインタ型データを実際
にプロセツサで扱う場合の典型的な処理には、次
のような４種類がある。

［例 １］ MOVE.L ＜ea＞，A0 MOVE.L （A0），D0 に示される処理は、ポインタ型データをメモリ
からプロセツサのレジスタA0にロードし、レ
ジスタA0にロードされたデータをアドレスとし
てメモリからプロセツサのレジスタD0にデータ
をロードする処理である。

［例 ２］ MOVE.L ＜ea＞，A0 MOVE.L D0，（A0） に示される処理は、ポインタ型データをメモリ
からプロセツサのレジスタA0にロードし、レ
ジスタA0にロードしたデータをアドレスとして、
前記プロセツサの別レジスタD0の内容をメモリ
にストアする処理である。

［例 ３］ MOVE.L A0，＜ea＞ MOVE.L （A0），D0 に示される処理は、ポインタ型データをプロセ
ツサのレジスタA0からメモリにストアし、レ
ジスタA0にストアされたデータをアドレスとし
てメモリからプロセツサのレジスタD0にデータ
をロードする処理である。

［例 ４］ MOVE.L A0，＜ea＞ MOVE.L D0，（A0） に示される処理は、ポインタ型データをプロセ
ツサのレジスタA0からメモリにストアし、レ
ジスタA0にストアされたデータをアドレスとし
て、プロセツサの別のレジスタD0の内容をメモ
リにストアする処理である。

一方、データ処理装置の性能を向上させる手段
として、従来よりプロセツサと主記憶装置との間
にキヤツシユメモリを設けることが行われてい
る。このキヤツシユメモリは、プロセツサから主
記憶装置に対するリード／ライトの処理時間を短
縮するべく、主記憶装置に格納されているデータ
の一部を保持する高速アクセス型のメモリからな
る。しかしてプロセツサからのリード／ライト処
理において、仮にキヤツシユメモリがその処理対
象のデータを保持していれば、プロセツサは前記
主記憶装置をアクセスすることなく、上記キヤツ
シユメモリとの間でその処理を高速に実行するこ
とが可能となる。この為、キヤツシユメモリがな
く、プロセツサと主記憶装置の間で直接的にリー
ド／ライト処理を行う場合よりも、その処理時間
を大幅に短縮することができる。

然し乍ら、リード／ライト処理の対象となるデ
ータがキヤツシユメモリにない場合（キヤツシユ
ミス時）、そのデータを主記憶装置からキヤツシ
ユメモリに転送する必要がある。従つてキヤツシ
ユミスが生じた場合には、その処理時間を短縮す
ることはできない。

例えばポインタ型データを含む典型的な処理で
ある前述した４つの処理では、ポインタが指して
いるメモリの内容がキヤツシユメモリ中に存在し
ないことが多い。従つてポインタ型データを取り
扱う毎に、そのデータを主記憶装置からキヤツシ
ユメモリに転送するまでの間、プロセツサでの処
理が待たされることになる。この待ち時間は通常
のシステムの場合、1μSec程度でプロセツサの命
令実行速度に比較して数倍程度もある。これ故、
キヤツシユミスの回数が多い場合にはシステム全
体の性能が大幅に劣化すると云う不具合があつ
た。

（発明が解決しようとする課題） このように従来のデータ処理装置においては、
キヤツシユメモリに対してリード／ライトしたデ
ータをアドレスとするデータ、つまりリード／ラ
イト命令のポインタにより示されるデータのリー
ド／ライトを行うとき、そのデータがキヤツシユ
メモリにないことが多くあり、キヤツシユミスが
発生する都度、該当データを主記憶装置からキヤ
ツシユメモリに転送することが必要であつた。こ
の為、ポインタを扱う処理の実行時におけるシス
テム全体の処理性能が大幅に低下すると云う問題
があつた。

本発明はこのような事情を考慮してなされたも
ので、その目的とするところは、ポインタ型デー
タを扱う典型的な処理におけるキヤツシユメモリ
に対するキヤツシユミスを少なくしてプロセツサ
の待ち時間を軽減し、システム全体の処理性能の
低下を防ぐことのできる実用性の高いデータ処理
装置を提供することにある。

［発明の構成］ （課題を解決するための手段） 本発明はプロセツサと主記憶装置との間にキヤ
ツシユメモリを設けたデータ処理装置において、
前記プロセツサを動作させるプログラム中にキヤ
ツシユメモリに対してリード動作またはライト動
作を行う第１のリード／ライト命令が存在し、そ
の後に、この第１のリード／ライト命令の実行に
よつて得られたデータをアドレスとしてリード動
作またはライト動作を行う第２のリード／ライト
命令が存在するとき、前記第１のリード／ライト
命令をプリフエツチ動作を伴うモードのリード／
ライト命令に変換して前記プロセツサに与えるプ
ログラム変換手段を備え、前記プロセツサは、キ
ヤツシユメモリに対するリード／ライト命令の実
行に際して前記プログラム変換手段でプリフエツ
チ動作を伴うモードのリード／ライト命令に変換
されているか否かにより上記キヤツシユメモリに
プリフエツチ動作を行うか否かを指示する制御信
号を出力する制御信号出力手段を備え、前記キヤ
ツシユメモリは、プロセツサから与えられたリー
ド／ライト命令の実行に際して、前記プロセツサ
の制御信号出力手段から出力された制御信号を検
出する検出手段と、この検出手段で検出された制
御信号によつてプリフエツチ動作を行うと指示さ
れたときに、前記リード／ライト命令の実行によ
つて得たデータをアドレスとしてリード／ライト
命令を実行する制御信号を生成する制御信号生成
手段と、この制御信号生成手段で生成されたアド
レスに対するデータが前記キヤツシユメモリ中に
存在しないとき、そのデータを前記主記憶装置か
らキヤツシユメモリにプリフエツチするプリフエ
ツチ手段とを具備したことを特徴とするものであ
る。

（作用） 本発明に係るデータ処理装置によれば、プロセ
ツサからキヤツシユメモリに対してリード／ライ
ト命令を実行する際、上記リード／ライト命令の
実行によつて得られるデータをアドレスとするデ
ータがキヤツシユメモリにないとき、そのデータ
を主記憶装置からキヤツシユメモリにプリフエツ
チするので、前記リード／ライト命令の実行の
後、このリード／ライト命令の実行によつて得ら
れるデータをアドレスとするデータのリード／ラ
イト命令の実行時には該当データがキヤツシユメ
モリにプリフエツチされているのでキヤツシユミ
スが生じることがない。

この結果、ポインタ型データのリード／ライト
命令を実行する際のキヤツシユメモリに対するヒ
ツトの確率を高め、主記憶装置からキヤツシユメ
モリに該当データをフエツチするまでの間、プロ
セツサの動作を待たせると云う不具合を減少させ
て、つまりプロセツサの待ち時間を軽減してシス
テム全体の処理効率を高めることが可能となる。
またプロセツサを動作させるプログラムが、従来
一般的なデータ処理装置用のＣ言語コンパイラ等
のような場合、そのプログラム中のリード／ライ
ト命令を、そのリード／ライト命令の実行によつ
て得られるデータをアドレスとするデータをプリ
フエツチする動作を伴うリード／ライト命令に変
換して前記プロセツサに与えるので、前記リー
ド／ライト命令の実行の後、このリード／ライト
命令の実行によつて得られるデータをアドレスと
するデータのリード／ライト命令を実行する場合
におけるキヤツシユミスの発生を軽減することが
可能となる。

（実施例） 以下、図面を参照して本発明に係るデータ処理
装置の一実施例について説明する。

第１図は実施例装置の概略構成図で、１はプロ
セツサ、２は主記憶装置である。このプロセツサ
１と主記憶装置２との間に設けられるキヤツシユ
メモリは、キヤツシユブロツク３と、このキヤツ
シユブロツク３を制御するキヤツシユブロツク制
御装置４を主体とし、これに加えて前記主記憶装
置２からのデータのプリフエツチを制御する為の
キヤツシユプリフエツチ制御装置５、上記プリフ
エツチを行うデータのアドレスを格納するレジス
タ６、およびキヤツシユブロツク制御装置４に与
える制御信号およびアドレスを選択的に切り替え
るセレクタ７を備えて構成される。

尚、このセレクタ７は、キヤツシユプリフエツ
チ制御装置５によりその選択動作が制御され、プ
ロセツサ１とキヤツシユプリフエツチ制御装置５
との信号が競合しないよう調停する。

しかしてこの実施例装置では、プロセツサ１が
実行するリード／ライト命令のアドレス幅、およ
びデータ幅は共に32ビツトとして設定されてお
り、キヤツシユメモリには主記憶装置２のデータ
が４ワード単位で転送されて前記キヤツシユブロ
ツク３に格納される。このキヤツシユブロツク３
への主記憶装置２からデータの転送・格納は、前
記プロセツサ１がキヤツシユメモリ（キヤツシユ
ブロツク制御装置４）に対してリード／ライト要
求したデータが前記キヤツシユブロツク３に存在
しないとき、つまりキヤツシユミスした場合に実
行される。そしてキヤツシユブロツク３へのデー
タの格納は、例えば64個のキヤツシユブロツクの
中の１つに、そのデータのアドレスの上位22ビツ
ト（ここで［０：21］と表わす）の情報と共に格
納される。

尚、データを格納するキヤツシユブロツクは、
キヤツシユブロツク制御装置４の制御の下で上記
アドレスの下位８ビツト［22：28］の値に対応し
て一意に決められる。

ところで前記プロセツサ１がリード／ライト命
令を実行するとき、そのリード／ライト命令の実
行に伴つてプリフエツチ動作を実行するか否かを
示す情報がキヤツシユプリフエツチ制御装置５に
送られる。この情報は、プリフエツチ動作を実行
するモードをモードＡ、プリフエツチ動作を行わ
ないモードをモードＢとしたとき、前記リード／
ライト命令がモードＡであるか、モードＢである
かを示す１ビツトの制御信号からなる。

尚、このような１ビツトの制御信号を用いるこ
とに代えて、リード／ライト命令のアドレス線の
一部を上記モードを識別する為の情報として使用
することも可能である。また既存の多くのプロセ
ツサではコンテキストを示す信号線が出ているの
で、特定のコンテキストでリード／ライト命令が
実行されるときにこれをモードＡと看做し、別の
コンテキストでリード／ライト命令が実行される
ときにモードＢと看做するようにすることも可能
である。

しかして前記リード／ライト命令の実行により
キヤツシユメモリから読み出されるデータ、或い
はキヤツシユメモリに書き込まれるデータは、同
時に前記レジスタ６に格納される。

ここで前記リード／ライト命令がモードＢであ
る場合、前記キヤツシユプリフエツチ制御装置５
はプロセツサ１から与えられる前述した１ビツト
の制御信号から、そのリード／ライト命令がプリ
フエツチ動作を伴わない命令であることを検出す
る。そしてこの場合には、前記キヤツシユプリフ
エツチ制御装置５は何等動作せず、セレクタ７は
プロセツサ１からのアドレスと制御信号とを選択
し、これをキヤツシユブロツク制御装置４に与え
る。この結果、前記プロセツサ１は上述したリー
ド／ライト命令を実行した後には、そのまま次の
命令の実行することが可能となる。

これに対して前述したリード／ライト命令がモ
ードＡである場合、前記キヤツシユプリフエツチ
制御装置５はプロセツサ１から与えられる前述し
た１ビツトの制御信号から、そのリード／ライト
命令がプリフエツチ動作を伴う命令であることを
検出する。するとキヤツシユプリフエツチ制御装
置５は、レジスタ６に格納されているデータをア
ドレスとして前記プロセツサ１がリード／ライト
命令を実行する場合と同じ制御信号を生成し、前
記リード／ライト命令の実行後に前記セレクタ７
を切り換え制御する。

しかして前記セレクタ７を介して前記キヤツシ
ユプリフエツチ制御装置５からの制御信号と、前
記レジスタ６に格納されたデータがアドレスとし
てキヤツシユブロツク制御装置４に与えられる
と、キヤツシユブロツク制御装置４はそのアドレ
スに示されるデータがキヤツシユブロツク３に格
納されているか否かを調べる。そして該当するデ
ータがキヤツシユブロツク３に存在しない場合に
は、キヤツシユブロツク制御装置４は上記アドレ
スのデータを主記憶装置２から読み出し、これを
キヤツシユブロツク３に格納する。このようにし
て主記憶装置２からデータを読み出してキヤツシ
ユブロツク３に格納することにより、先のリー
ド／ライト命令の実行によりレジスタ６に格納さ
れたデータををアドレスとするデータのプリフエ
ツチ動作が完了する。

このように本装置では、プロセツサ１が実行す
るリード／ライト命令の動作モードとして、その
リード／ライト命令を実行するだけの、所謂通常
の動作モードＢと、上記リード／ライト命令の実
行の後、内部的に（プロセツサ１の動作とは独立
に）上記リード／ライト命令の実行によりレジス
タ６に得られるデータをアドレスとし、このアド
レスのデータがキヤツシユブロツク３に存在しな
い場合、そのデータを主記憶装置２からプリフエ
ツチするモードＡとを備えている。そしてプロセ
ツサ１は、リード／ライト命令を実行するに際し
て、そのリード／ライト命令が上記モードＡのも
のであるか、モードＢのものであるかをキヤツシ
ユメモリに対して指示する。

そしてキヤツシユメモリおいては、例えば第２
図に示すようにプロセツサ１から与えられたリー
ド／ライト命令のモードをキヤツシユプリフエツ
チ制御装置５にて判定する（ステツプα）。この
判定の結果、上記命令のモードがプリフエツチ動
作を行うことを指示するモードＡである場合に
は、前記キヤツシユプリフエツチ制御装置５の制
御の下で前記リード／ライト命令の実行によつて
求められるデータをアドレスとするデータがキヤ
ツシユブロツク３に既に格納されているか否かを
前記キヤツシユブロツク制御装置４にて判定する
（ステツプβ）。そして該当データがキヤツシユブ
ロツク３に存在しない場合、そのデータを主記憶
装置２から読み出し、これをキヤツシユブロツク
３に格納することでプリフエツチ動作を実行する
（ステツプγ）。

かくしてこのように構成された本装置によれ
ば、例えば第３図にポインタ型データを用いた処
理手続きの例を示すように、第１のリード命令を
実行した後、或る内部処理（他の処理）の実行を
経て前記第１のリード命令の実行によつて或るレ
ジスタに得られたデータをアドレスとするデータ
を読み出す第２のリード命令を実行するような場
合、前記第１のリード命令の実行に伴うキヤツシ
ユメモリにおけるプリフエツチ動作によつて第２
のリード命令の実行時に必要とするデータが第２
のリード命令の実行に先立つてキヤツシユメモリ
内に求められることになる。つまりプロセツサ１
が他の処理を実行している期間に、これを並行し
て後ほど必要となると予想されるデータのプリフ
エツチが行われる。

この結果、第２のリード命令の実行時には、既
に必要とするデータがキヤツシユメモリ内に存在
することから、キヤツシユミスによる主記憶装置
２からデータ転送を行う必要がなく、プロセツサ
１は速やかにリード要求したデータを得て次の命
令実行に進むことが可能となる。つまりプロセツ
サ１の待ち時間をなくすことが可能となり、シス
テム全体の処理効率を高めることが可能となる。

ちなみに従来装置にあつては、リード命令の実
行時に、その命令の実行によつて得られたデータ
をアドレスのデータをプリフエツチすると云う機
能を持たないことから、第４図に示すように第２
のリード命令を実行する際、その命令で示される
データを主記憶装置２からキヤツシユメモリに転
送する必要がある。この為、主記憶装置２からキ
ヤツシユメモリへのデータ転送の処理期間だけプ
ロセツサ１における処理動作が待たされることに
なる。従つて第３図に示す処理動作と第４図に示
す処理動作と対比すれば明らかなように、本装置
によればプロセツサ１の待ち時間がない分だけ、
その処理効率を高めて処理速度の高速化を図るこ
とが可能となる。しかしこのようなプリフエツチ
動作は、プロセツサ１の処理動作とは独立に行わ
れるので、これによつてプロセツサ１の処理負担
が増えることもない。

ところで、例えばＣ言語で記述される一般的な
プログラムの命令には、上述したようなプリフエ
ツチを指示するような格別の命令は準備されてな
く、またそのプログラミングもプリフエツチ等を
意識することなく、またキヤツシユメモリの存在
（ハードウエア）を意識することなくソフトウエ
ア的に行われる。

従つてこのようなプログラムをプロセツサ１に
与えてこの命令を実行させるに際しては、そのプ
ログラム中のリード／ライト命令を適宜上述した
プリフエツチ動作を指示するリード／ライト命令
に変換した上でプロセツサ１に与えるようにする
ことが望ましい。しかしてこのようなプログラム
変換器を実現するに際しては、基本的には入力さ
れたプログラムを実行した場合と同じ結果が得ら
れるようにそのプログラムを変更することは勿論
である。その上でリード／ライト命令があると
き、そのリード／ライト命令の後に当該リード／
ライト命令の実行によつて得たデータをアドレス
とするリード／ライト命令が存在するかを調べ
る。そしてリード／ライト命令の実行によつて得
たデータをアドレスとするリード／ライト命令が
存在する場合、先のリード／ライト命令をプリフ
エツチ動作を伴うモードＡのリード／ライト命令
に変更することにより、プログラム変換器が実現
される。

第５図はこのようなプログラム変換器の実現例
を示すもので、初期状態をS1、変換処理状態を
S2とし、変換対象とするプログラムから１命令
ずつ入力し、変換後の結果をメモリ上に出力する
状態機械として構成される。

このプログラム変換器は、状態S1において１
つの命令を入力し（ステツプａ）、入力した命令
が前述したモードＢのリード／ライト命令である
か否かを判定する（ステツプｂ）。そして入力し
た命令がリード／ライト命令である場合は、その
命令をメモリ上に出力すると共に（ステツプｃ）、
その命令の格納位置を変数Ａに記憶する（ステツ
プｄ）。同時に上記命令のデータを格納するレジ
スタの番号を変数Ｂに記憶し（ステツプｅ）、状
態S2に遷移する。尚、入力した命令がリード／
ライト命令でない場合には、その命令をメモリ上
に出力し（ステツプｆ）、状態S1のまま次の命令
を入力する（ステツプａ）。

しかして状態S2では、先ず次の命令を入力す
る（ステツプｇ）。そしてその命令がリード／ラ
イト命令であるか否かを判定し（ステツプｈ）、
リード／ライト命令である場合にはそのリード／
ライト命令が、その実行対象となるアドレスとし
て前記変数Ｂに記憶している番号のレジスタの内
容を使用しているか否かを判定する（ステツプ
ｉ）。そして前記変数Ｂに記憶している番号のレ
ジスタの内容を使用している場合には、前記変数
Ａとして記憶している位置に格納されている命令
（先のリード／ライト命令）のモードをＢからＡ
に変更し、状態S1に遷移する（ステツプｊ）。
尚、上記レジスタの内容を使用したリード／ライ
ト命令でない場合には、その命令をメモリ上に出
力し（ステツプｋ）、状態S2のまま次の命令を入
力する（ステツプｇ）。

これに対して入力した命令がリード／ライト命
令でない場合には、次にその命令が分岐命令であ
るか否か、また前記変数Ｂに記憶している番号の
レジスタ内容を変更する命令であるか否かをそれ
ぞれ判定する（ステツプｍ，ｎ）。そして入力し
た命令がこれらに該当する命令である場合には、
そのまま前記状態S1に遷移する。そしてその他
の命令である場合には、その命令をメモリ上に出
力し（ステツプｋ）、状態S2のまま次の命令を入
力する（ステツプｇ）。

かくしてこのようにして状態をS1，S2の間で
遷移させながら入力プログラムの命令を解析して
いくことにより、リード／ライト命令の後に、そ
のリード／ライト命令の実行によつて得たデータ
をアドレスとするリード／ライト命令が存在する
場合、先のリード／ライト命令のモードが順次モ
ードＡのリード／ライト命令に変更されていくこ
とになる。

ところで上述したようにしてリード／ライト命
令のモードを変更していく場合、更にその命令の
実行順序を入れ替えた方が効率的な処理を行い得
ることがある。従つて上述した如く変更されたモ
ードＡのリード／ライト命令を含むプログラムに
対し、例えば分岐命令のアドレス、および分岐命
令による分岐先のアドレスを小さい方から順に並
べ変えて記録する機能を設け、更にこの並べ変え
られた分岐命令のアドレスやその分岐先のアドレ
スに従い、前述したプログラムの命令実行順序を
所定の制約条件の下で入れ替える機能を設けるよ
うにすれば良い。

この命令実行順序の入れ替えは、並べ変えられ
た分岐命令のアドレスやその分岐先のアドレスの
並びの順序を参照し、例えば隣接する２つのアド
レスに基づいて前記プログラムを小部分に分割す
る。そしてこれらの各小部分についてモードＡの
リード／ライト命令Ｂを探し、そのような命令Ｘ
が見つかると、次にその直前の命令を調べる。そ
してこれらの双方の命令で使用されるレジスタが
全く異なつていれば、これら２つの命令の順序を
入れ替える。逆に同じレジスタを用いているよう
な場合には、その小部分については何もしない。
このような処理を進めていくことにより、前述し
たプリフエツチ動作が効果的に行われてその効果
が期待できるように、その命令の実行順序を変更
していくことが可能となる。

例えば sub ＃1.r0 read−ａ 100，r1 read−ｂ （r1），r2 のようなプログラムの場合には、レジスタr0か
ら１を減じ、100番地のデータをリード命令ａ
でレジスタr1にロードした後、上記リード命令
ａで読んだデータをアドレスとしてリード命令ｂ
を実行し、その結果をレジスタr2にロードするこ
とになる。しかしこのプログラムをそのまま実行
すると、の命令の実行に伴つてキヤツシユメモ
リがプリフエツチ動作している期間に、次のの
命令が実行され、上記プリフエツチが間に合わな
くなる虞れがある。

この点、上述したプログラムの場合には、リー
ド／ライト命令［read−ａ］とその直前の減算
命令［sud］とそれぞれ用いるレジスタが異なる
ので、これらの命令の実行順序を入れ替えても良
いことになる。しかしてリード／ライト命令
［read−ａ］とその直前のリード／ライト命令
［read−ｂ］については、そこで使用されるレジ
スタが共通でないので、これらの間では命令順序
の入れ替えは行わない。

かくしてこのような命令実行順序の入れ替えを
行つた場合には、のリード／ライト命令
［read−ａ］を実行し、これに伴つてキヤツシユ
メモリがプリフエツチを行つている期間を利用し
ての減算命令［sud］を実行し、その後、の
リード／ライト命令［read−ｂ］を実行するこ
とになるので、リード／ライト命令［read−ｂ］
の実行時までにはキヤツシユメモリに必要なデー
タが格納されていることになる。従つてプロセツ
サ１は時間待ちすることなく、順次効率的に命令
を実行していくことが可能となる。

然し乍ら、例えば sub r1，r0 read−ａ 100，r1 read−ｂ （r1），r2 のようなプログラムの場合には、レジスタr0か
らレジスタr1の内容を減じた後、100番地のデ
ータをリード命令ａでレジスタr1にロードし、
上記リード命令Ａで読んだデータをアドレスとし
てリード命令Ｂを実行し、結果をレジスタr2にロ
ードすることになる。

しかしてこのような場合には、減算命令
［sub］とリード／ライト命令［read−ａ］で使
用されるレジスタr1が共通であるので、これらの
命令の実行順序を入替えるとレジスタr0の内容が
異なつてしまうことになる。従つてこのような場
合には、命令順序の入れ替えは行わないので、
のリード／ライト命令［read−ｂ］を実行時ま
でに、キヤツシユメモリに必要なデータがプリフ
エツチされていないような事態も生じる。故に、
前述したプリフエツチにより、プロセツサ１の待
ち時間を完全になくすことはできないが、多くの
場合においてプロセツサ１の無駄な待ち時間を除
き、その処理効率を高めることが可能となる。

尚、本発明は上述した実施例に限定されるもの
ではなく、命令実行順序の入れ替え等は適宜、そ
のプログラム内容に応じて行うようにすれば良い
ものである。その他、本発明はその要旨を逸脱し
ない範囲で種々変形して実施することができる。

［発明の効果］ 以上説明したように本発明によれば、リード／
ライト命令の実行時に、そのリード／ライト命令
の実行によつてレジスタに得られるデータをアド
レスとするデータを主記憶装置からキヤツシユメ
モリにプリフエツチしておくので、レジスタに求
められているデータをアドレスとするデータに対
するリード／ライト命令、つまりポインタ型デー
タを取り扱う場合におけるキヤツシユミスの発生
を大幅に低減し、システム全体の処理効率を効果
的に高め得る等の実用上多大なる効果が奏せられ
る。

【図面の簡単な説明】

第１図は本発明の一実施例に係るデータ処理装
置の概略構成図、第２図は実施例装置の処理概念
を示す図、第３図は実施例装置の具体的な効果を
説明する為の命令実行形態を示す図、第４図は従
来装置での命令実行形態を第３図に対比して示す
図、第５図はプログラム変換器によるリード／ラ
イト命令のモード変更を示す状態図である。 １…プロセツサ、２…主記憶装置、３…キヤツ
シユブロツク、４…キヤツシユブロツク制御装
置、５…キヤツシユプリフエツチ制御装置、６…
レジスタ、７…セレクタ。

Claims (1)

1. 【特許請求の範囲】 １ プロセツサと主記憶装置との間にキヤツシユ
   メモリを設けたデータ処理装置において、 前記プロセツサを動作させるプログラム中にキ
   ヤツシユメモリに対してリード動作またはライト
   動作を行う第１のリード／ライト命令が存在し、
   その後に、この第１のリード／ライト命令の実行
   によつて得られたデータをアドレスとしてリード
   動作またはライト動作を行う第２のリード／ライ
   ト命令が存在するとき、前記第１のリード／ライ
   ト命令をプリフエツチ動作を伴うモードのリー
   ド／ライト命令に変換して前記プロセツサに与え
   るプログラム変換手段を備え、 前記プロセツサは、キヤツシユメモリに対する
   リード／ライト命令の実行に際して前記プログラ
   ム変換手段でプリフエツチ動作を伴うモードのリ
   ード／ライト命令に変換されているか否かにより
   上記キヤツシユメモリにプリフエツチ動作を行う
   か否か指示する制御信号を出力する制御信号出力
   手段を備え、 前記キヤツシユメモリは、プロセツサから与え
   られたリード／ライト命令の実行に際して、前記
   プロセツサの制御信号出力手段から出力された制
   御信号を検出する検出手段と、 この検出手段で検出された制御信号によつてプ
   リフエツチ動作を行うと指示されたときに、前記
   リード／ライト命令の実行によつて得たデータを
   アドレスとしてリード／ライト命令を実行する制
   御信号を生成する制御信号生成手段と、 この制御信号生成手段で生成されたアドレスに
   対するデータが前記キヤツシユメモリ中に存在し
   ないとき、そのデータを前記主記憶装置からキヤ
   ツシユメモリにプリフエツチするプリフエツチ手
   段と を具備したことを特徴とするデータ処理装置。