JPH01305430A - キャッシュメモリ制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、データ処理装置におけるキャッシュメモリ制
御方式に係り、特にオペランドと命令で別々のキャッシ
ュメモリを備えたデータ処理装置において、オペラント
ストア時のデータの更新性を正しく保障するのに好適な
キャッシュメモリ制御方式に関する。

〔従来の技術〕

キャッシュメモリを備えたデータ処理装置において、パ
イプライン制御を行い、命令を１サイクルピツチで動作
させる目的で、オペランドと命令で別々のキャッシュメ
モリを設ける方式が知られている。この複数キャッシュ
メモリ方式では、命令を１サイクルピツチで動作させて
も、オペランドフェッチはオペランドアクセス用キャッ
シュメモリを用いて、命令フェッチは命令フェッチ用キ
ャッシュメモリを用いて、各々独立に行うことができる
ため、オペランドフェッチ要求と命令フェッチ要求の競
合を回避できるが、両キャッシュメモリにおいてオペラ
ントストア時のデータの更新性を正しく保障する必要が
ある。従来、これは例えば特開昭５８−２９１８７号公
報に記載のように、オペラントス１へア時にオペランド
用及び命令用キャッシュメモリの２組を更新することで
実現していた。

〔発明が解決しようとする課題〕

上記従来技術は、オペラントストア時にストアデータを
命令用キャッシュメモリに格納するためのデータ線が必
要であり、また、オペランド格納要求と命令フェッチ要
求の競合を防止する為にオペランド格納要求アドレスと
命令フェッチ要求アドレスの比較を行う一致検出回路等
が必要であり、ハードウェアが多くなるという問題があ
った。

本発明の目的は、オペランドと命令で別々のキャッシュ
メモリを備えたデータ処理装置において。

ハードウェアを増加させることなく、オペランドストア
時のデータの更新性を正しく保障することのできるキャ
ッシュメモリ制御方式を提供することにある。

〔課題を解決するための手段〕

上記目的を達成するため１本発明のキャッシュメモリ制
御方式においては、主記憶装置にデータを格納する命令
の実行時に、ストアアドレスを用いて前記オペランドア
クセス用キャッシュメモリにストア要求を出すと共に、
該ストアアドレスを用いて前記フェッチ用キャッシュメ
モリにキャンセル要求を出すことを特徴とする。

〔作　用〕

パイプライン制御のデータ処理装置では、命令ユニツ１
〜でも命令分岐用にアドレス演算を行うため、オペラン
ドアドレスを演算するオペランドアドレス演算器とは別
に１分岐命令の分岐先アドレスを演算する分岐先アドレ
ス演算器を備えている。

主記憶装置にデータを格納する命令を実行時に。

該データを格納するオペランドアドレスを上記オペラン
ドアドレス演算器で演算すると同時に上記分岐先アドレ
ス演算器でも演算する。そして、オペランドアドレス演
算器で求めたス１〜アアドレスを用いてオペランドアク
セス用キャッシュメモリにストア要求を出すと共に１分
岐先アドレス演算器で求めたス１〜アアドレスを用いて
命令フェッチ用キャッシュメモリにキャンセル要求を出
す。この時、命令フェッチ用キャッシュメモリでは、当
該ス；・アアドレスのデータが存在すれば、そのデータ
を削除し、存在しなければなにもしない様に動作する。

これにより、オペラントストアする前のデータが命令フ
ェッチ用キャッシュメモリに残ることはなくなり、オペ
ランドアクセス用キャッシュメモリとのデータの不一致
による誤動作を防止できる。また、命令フェッチ用キャ
ッシュメモリにオペランドデータを格納するためのデー
タ線や、ス１〜ア要求と命令フェッチ要求との競合を防
止するためにストア要求アドレスと命令フェッチ要求ア
ドレスの比較を行う回路等は不要となる。

〔実施例〕

以下１本発明の一実施例を図面を用いて詳細に説明する
。

第１図は本発明の一実施例を示すブロック図である。第
１図において、１は主記憶装置、２はオペランドアクセ
ス用キャッシュメモリ、３は命令フェッチ用キャッシュ
メモリである。４はキャッシュメモリ２を制御するため
のオペランドアクセス用キャッシュメモリ制御回路、５
はキャッシュメモリ３を制御するための命令フェッチ用
キャッシュメモリ制御回路を示す。１４は先読みした命
令を保持する命令先読みバッファ、１５．１５’は命令
先読みバッファ１４から読出した命令を保持する命令レ
ジスタ、ＩＧ、　　ＩＧ’は汎用目的レジスタである。

６は汎用目的レジスタ１６から読出したベースおよびイ
ンデクスレジスタとしての内容と命令レジスタ１５のデ
ィスブレースメン１一部の加算を行うオペランドアドレ
ス演算器である。、７はアドレス演算器６と同じ構成の
演算器であるが、分岐命令での分岐先アドレスおよびス
トア命令でのオペラントストアドレスの演算時に使用す
る分岐先アドレス演算器である。８はオペランドアドレ
スを保持するオペランドアドレスレジスタ、９はオペラ
ンドアドレスを保持する分岐先アドレスレジスタ、１０
は命令先読みバッファ１４に命令を先読みするための命
令先読みアドレスレジスタ、１１はストアデータレジス
タ、１２はフェッチデータレジスタである。

第１図の実施例について、第２図のタイムチャートを参
照してストア命令実行時の動作を説明する。

第２図中、Ｄ、Ａ、Ｌ、Ｅは命令パイプラインの各ステ
ージで、各ステージの処理分担は次の通りである。

Ｄ：命令の解読及びオペランドのアドレスを計算する６ Ａ：前記オペランドのアドレスについて、キャッシュメ
モリにデータが存在するかテス１−する。

ｒ、二前記オペランドのアドレスについて、キャッシュ
メモリの読出し、書込みを行う。

Ｅ：演算を実行する。

さて、Ｄステージにおいて、命令先読みバッファ１４か
ら読出された命令がストア命令と解読されると、該ス］
−ア命令は命令レジスタ１５．１５’にセラ１−され、
そのストアアドレスはオペランドアドレス演算器６及び
分岐先アドレス演算器７で同時に演算され、オペランド
アドレスレジスタ８及び分岐先アドレスレジスタ９に同
じ値のストアアドレスが格納される。アドレス計算それ
自体は周知であるので、説明を省略する。

次のＡステージでは、制御回路４によりオペランド用キ
ャッシュメモリ２へはストア要求を出し。

該キャッシュメモリ２にオペランドアドレスレジスタ８
で示されるストアアドレスのデータが存在するかテス１
−する。同時に、命令用キャッシュメモリ３へは、制御
回路５によりキャンセル要求を出し、該キャッシュメモ
リ３に分岐先アドレスレジスタ９で示されるストアアド
レスのデータが存在するかテス１−する。

次のしステージでは、上記Ａステージでのデス１−結果
を用いて次の如く処理を行う。オペランド用キャッシュ
メモリ２にストアアドレスのデータが存在する場合、制
御回路４はストアデータレジスタ１１の内容を該キャッ
シュメモリ２に書込む。

一方、制御回路５では、命令用キャッシュメモリ３にス
Ｉ・アアドレスのデータが存在する場合は該キャッシュ
メモリ３に分岐アドレスレジスタ９で示されるストアア
ドレスのデータが存在しない様にしくキャンセルする）
、存在しない場合は何もしない。その後、このＬステー
ジにおいては、ストアデータレジスタ１１の内容がスト
アデータレジスタ１３に格納されると共に、主記憶装置
１にストア要求が出される。

なお、上記実施例では、オペランドアドレス演算器を２
組用いているが、１つのオペランドアドレス演算器で求
まったアドレスを用いてオペランドアクセス用キャッシ
ュメモリ２にストア要求を出すと共に命令フ主ツチ用キ
ャッシュメモリ３にキャンセル要求を出してもよい。

〔発明の効果〕

以上の説明から明らかな如く、本発明によれば。

オペランドと命令で別々のキャッシュメモリを備えたデ
ータ処理装置において、オペラントス１ルア時のデータ
の更新性を正しく保障するために、命令フェッチ用キャ
ッシュメモリにオペランドデータを格納するデータ線を
接続しなくて済む６又、本発明ではオペランドアクセス
用キャッシュメモリへのストア要求に同期して命令フェ
ッチ用キャッシュメモリへのキャンセル要求を行えば良
い為。

ストア要求と命令フェッチ要求との競合を防止する為の
ストア要求アドレスと命令フェッチ要求アドレスの比較
を行うアドレス−数構出回路等も必要なくなり、ハード
ウェアを軽減できる。

近年、データ処理装置において記憶容量が増大した事と
、命令列へのストアがパイプライン動作を乱す要因とな
る事から、プログラムでは命令とデータを分離する傾向
にある為、ストア動作により命令フェッチ用キャッシュ
メモリにキャンセル要求を行っても性能が低下すること
はない。

３、発明の詳細な説明 第１図は本発明の一実施例を示すブロック図、第２図は
本発明によるスｌ−ア命令実行時の動作を説明するため
のタイムチャー１−である。

１・・・主記憶装置、　２・・・オペランドアクセス用
キャッシュメモリ　３・・・命令フェッチ用キャッシュ
メモリ、　　４・・・オペランドアクセス用キャッシュ
メモリ制御回路、　５・・・命令フェッチ用キャッシュ
メモリ制御回路、　６・・・オペランドアドレス演算器
、　　７・・・分岐先アドレス演算器、８・・・オペラ
ンドアドレスレジスタ、　　９・・・分岐先アドレスレ
ジスタ、　　１０・・・命令先読みアドレスレジスタ、
　　１１・・・ス１ヘアデータレジスタ、１２・・・フ
ェッチデータレジスタ、　　１３・・・ス１〜アバッフ
ァレジスタ、　　１４・・・命令先読みバッファ、　　
１５．１５’・・・命令レジスタ、１６．１６’　・・
・汎用目的レジスタ。

第１図

Claims (1)

【特許請求の範囲】
1. （１）主記憶装置と、該主記憶装置上の命令やデータの
   写しを格納するキャッシュメモリとしてオペランドアク
   セス用キャッシュメモリと命令フェッチ用キャッシュメ
   モリを備えたデータ処理装置において、 前記主記憶装置にデータを格納する命令の実行時に、ス
   トアアドレスを用いて前記オペランドアクセス用キャッ
   シュメモリにストア要求を出すと共に、該ストアアドレ
   スを用いて前記フェッチ用キャッシュメモリにキャンセ
   ル要求を出すことを特徴とするキャッシュメモリ制御方
   式。