JPH0564356A - 高周波回路 - Google Patents
高周波回路Info
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- JPH0564356A JPH0564356A JP3224104A JP22410491A JPH0564356A JP H0564356 A JPH0564356 A JP H0564356A JP 3224104 A JP3224104 A JP 3224104A JP 22410491 A JP22410491 A JP 22410491A JP H0564356 A JPH0564356 A JP H0564356A
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- fet
- voltage
- high frequency
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Abstract
(57)【要約】
【目的】 高周波特性を劣化させることなくサージ等の
異常電圧から回路を保護する。 【構成】 ダイオード１１１，１１２は逆バイアスされ
ているため、ダイオード１１１，１１２の容量はＦＥＴ
１０１の入力容量よりはるかに小さく、高周波特性に影
響を及ぼさない。ダイオード１１１，１１２の逆方向耐
圧は、ＦＥＴ１０１のゲート逆方向耐圧より低く設定さ
れており、ダイオード１１３，１１４についても同様で
ある。高周波信号入力端子１７０にサージ電圧等のダイ
オード１１１，１１２の逆方向耐圧以上の異常電圧が印
加された場合には、ダイオード１１１，１１２に電流が
流れＦＥＴ１０１を保護する。高周波信号出力端子１７
１に異常電圧が印加された場合には、ダイオード１１
３，１１４に電流が流れＦＥＴ１０１を保護する。
異常電圧から回路を保護する。 【構成】 ダイオード１１１，１１２は逆バイアスされ
ているため、ダイオード１１１，１１２の容量はＦＥＴ
１０１の入力容量よりはるかに小さく、高周波特性に影
響を及ぼさない。ダイオード１１１，１１２の逆方向耐
圧は、ＦＥＴ１０１のゲート逆方向耐圧より低く設定さ
れており、ダイオード１１３，１１４についても同様で
ある。高周波信号入力端子１７０にサージ電圧等のダイ
オード１１１，１１２の逆方向耐圧以上の異常電圧が印
加された場合には、ダイオード１１１，１１２に電流が
流れＦＥＴ１０１を保護する。高周波信号出力端子１７
１に異常電圧が印加された場合には、ダイオード１１
３，１１４に電流が流れＦＥＴ１０１を保護する。
Description
【０００１】
【産業上の利用分野】この発明は、入出力端子から侵入
するサージなどの異常電圧から回路を保護する保護回路
を有した高周波回路に関するものである。
するサージなどの異常電圧から回路を保護する保護回路
を有した高周波回路に関するものである。
【０００２】
【従来の技術】近年、高周波受信装置の高性能化に伴
い、高周波受信装置を構成する初段増幅器の高利得、低
雑音化に対する要求が高まってきている。図５に従来例
の高周波回路として保護回路を有する高周波増幅器の回
路図を示す。図５において、１０１はＦＥＴ、１１０は
２個のＰＮ接合ダイオードからなる保護ダイオード、１
２０、１２１は結合コンデンサ、１３０はバイアス抵
抗、１５０はチョークコイル、１６０は接地、１７０は
高周波信号入力端子、１７１は高周波信号出力端子、１
８０は電源端子である。
い、高周波受信装置を構成する初段増幅器の高利得、低
雑音化に対する要求が高まってきている。図５に従来例
の高周波回路として保護回路を有する高周波増幅器の回
路図を示す。図５において、１０１はＦＥＴ、１１０は
２個のＰＮ接合ダイオードからなる保護ダイオード、１
２０、１２１は結合コンデンサ、１３０はバイアス抵
抗、１５０はチョークコイル、１６０は接地、１７０は
高周波信号入力端子、１７１は高周波信号出力端子、１
８０は電源端子である。
【０００３】以上のように構成された高周波増幅器につ
いて、以下その動作を説明する。ＦＥＴ１０１は負のし
きい値を持ち、バイアス抵抗１３０によりゲート−ソー
ス間電位Ｖｇｓが０Ｖにバイアスされている。このとき
保護ダイオード１１０の２個のダイオードにはバイアス
が印加されておらず、ダイオードはピンチオフ状態にな
っている。保護ダイオード１１０は２個のＰＮ接合ダイ
オードのカソードを共通にした構成を有し、通常は正逆
いずれの方向にも電流が流れないが、ダイオードの逆方
向耐圧以上の電圧が印加された場合にのみ電流が流れ
る。ダイオードの逆方向耐圧は、ＦＥＴ１０１のゲート
−ソース間及びゲート−ドレイン間逆方向耐圧より低く
設定されており、高周波信号入力端子１７０からサージ
電圧等の異常な電圧が印加された場合には、保護ダイオ
ード１１０に電流が流れＦＥＴ１０１を保護するように
なっている。
いて、以下その動作を説明する。ＦＥＴ１０１は負のし
きい値を持ち、バイアス抵抗１３０によりゲート−ソー
ス間電位Ｖｇｓが０Ｖにバイアスされている。このとき
保護ダイオード１１０の２個のダイオードにはバイアス
が印加されておらず、ダイオードはピンチオフ状態にな
っている。保護ダイオード１１０は２個のＰＮ接合ダイ
オードのカソードを共通にした構成を有し、通常は正逆
いずれの方向にも電流が流れないが、ダイオードの逆方
向耐圧以上の電圧が印加された場合にのみ電流が流れ
る。ダイオードの逆方向耐圧は、ＦＥＴ１０１のゲート
−ソース間及びゲート−ドレイン間逆方向耐圧より低く
設定されており、高周波信号入力端子１７０からサージ
電圧等の異常な電圧が印加された場合には、保護ダイオ
ード１１０に電流が流れＦＥＴ１０１を保護するように
なっている。
【０００４】
【発明が解決しようとする課題】しかしながら上記従来
の構成では、保護ダイオード１１０を構成する２個のＰ
Ｎ接合ダイオードにはバイアス電圧が印加されておら
ず、ＰＮ接合部の接合容量のため見かけ上ＦＥＴ１０１
の入力容量が増え、高周波増幅器の高周波特性が劣化す
るという問題を有していた。また、出力側に保護ダイオ
ードを設けた場合もＰＮ接合部の接合容量により高周波
特性が劣化するという同様の問題を有していた。
の構成では、保護ダイオード１１０を構成する２個のＰ
Ｎ接合ダイオードにはバイアス電圧が印加されておら
ず、ＰＮ接合部の接合容量のため見かけ上ＦＥＴ１０１
の入力容量が増え、高周波増幅器の高周波特性が劣化す
るという問題を有していた。また、出力側に保護ダイオ
ードを設けた場合もＰＮ接合部の接合容量により高周波
特性が劣化するという同様の問題を有していた。
【０００５】この発明の目的は、高周波特性を劣化させ
ることなくサージ等の異常電圧から回路を保護できる高
周波回路を提供することである。
ることなくサージ等の異常電圧から回路を保護できる高
周波回路を提供することである。
【０００６】
【課題を解決するための手段】請求項１記載の高周波回
路は、入力端子に第１の入力側ダイオードのアノードを
接続し、第１の入力側ダイオードのカソードと第２の入
力側ダイオードのカソードを接続し、第２の入力側ダイ
オードのアノードを接地し、第１の入力側ダイオードの
カソードと第２の入力側ダイオードのカソードとの接続
点に正の電圧を印加するようにしている。
路は、入力端子に第１の入力側ダイオードのアノードを
接続し、第１の入力側ダイオードのカソードと第２の入
力側ダイオードのカソードを接続し、第２の入力側ダイ
オードのアノードを接地し、第１の入力側ダイオードの
カソードと第２の入力側ダイオードのカソードとの接続
点に正の電圧を印加するようにしている。
【０００７】請求項２記載の高周波回路は、請求項１記
載の高周波回路において、出力端子に第１の出力側ダイ
オードのアノードを接続し、第１の出力側ダイオードの
カソードと第２の出力側ダイオードのカソードを接続
し、第２の出力側ダイオードのアノードを接地し、第１
の出力側ダイオードのカソードと第２の出力側ダイオー
ドのカソードとの接続点に正の電圧を印加するようにし
ている。
載の高周波回路において、出力端子に第１の出力側ダイ
オードのアノードを接続し、第１の出力側ダイオードの
カソードと第２の出力側ダイオードのカソードを接続
し、第２の出力側ダイオードのアノードを接地し、第１
の出力側ダイオードのカソードと第２の出力側ダイオー
ドのカソードとの接続点に正の電圧を印加するようにし
ている。
【０００８】請求項３記載の高周波回路は、入力端子に
入力側ＦＥＴのドレイン端子を接続し、入力側ＦＥＴの
ドレイン端子に電圧を印加しソース端子を接地とし、入
力端子と接地との間に入力側分圧回路を接続し、この入
力側分圧回路の出力端を入力側ＦＥＴのゲート端子に接
続している。請求項４記載の高周波回路は、請求項３記
載の高周波回路において、出力端子に出力側ＦＥＴのド
レイン端子を接続し、出力側ＦＥＴのドレイン端子に電
圧を印加しソース端子を接地とし、出力端子と接地との
間に出力側分圧回路を接続し、この出力側分圧回路の出
力端を出力側ＦＥＴのゲート端子に接続している。
入力側ＦＥＴのドレイン端子を接続し、入力側ＦＥＴの
ドレイン端子に電圧を印加しソース端子を接地とし、入
力端子と接地との間に入力側分圧回路を接続し、この入
力側分圧回路の出力端を入力側ＦＥＴのゲート端子に接
続している。請求項４記載の高周波回路は、請求項３記
載の高周波回路において、出力端子に出力側ＦＥＴのド
レイン端子を接続し、出力側ＦＥＴのドレイン端子に電
圧を印加しソース端子を接地とし、出力端子と接地との
間に出力側分圧回路を接続し、この出力側分圧回路の出
力端を出力側ＦＥＴのゲート端子に接続している。
【０００９】請求項５記載の高周波回路は、入力端子に
第１の入力側ＦＥＴのドレイン端子を接続し、第１の入
力側ＦＥＴのドレイン端子に電圧を印加しソース端子を
接地とし、第２の入力側ＦＥＴのドレイン端子に電圧を
印加しソース端子を接地とし、第１の入力側ＦＥＴのゲ
ート端子を第２の入力側ＦＥＴのドレイン端子に接続
し、入力端子と接地との間に入力側分圧回路を接続し、
この入力側分圧回路の出力端を第２の入力側ＦＥＴのゲ
ート端子に接続している。
第１の入力側ＦＥＴのドレイン端子を接続し、第１の入
力側ＦＥＴのドレイン端子に電圧を印加しソース端子を
接地とし、第２の入力側ＦＥＴのドレイン端子に電圧を
印加しソース端子を接地とし、第１の入力側ＦＥＴのゲ
ート端子を第２の入力側ＦＥＴのドレイン端子に接続
し、入力端子と接地との間に入力側分圧回路を接続し、
この入力側分圧回路の出力端を第２の入力側ＦＥＴのゲ
ート端子に接続している。
【００１０】請求項６記載の高周波回路は、請求項５記
載の高周波回路において、出力端子に第１の出力側ＦＥ
Ｔのドレイン端子を接続し、第１の出力側ＦＥＴのドレ
イン端子に電圧を印加しソース端子を接地とし、第２の
出力側ＦＥＴのドレイン端子に電圧を印加しソース端子
を接地とし、第１の出力側ＦＥＴのゲート端子を第２の
出力側ＦＥＴのドレイン端子に接続し、出力端子と接地
との間に出力側分圧回路を接続し、この出力側分圧回路
の出力端を第２の出力側ＦＥＴのゲート端子に接続して
いる。
載の高周波回路において、出力端子に第１の出力側ＦＥ
Ｔのドレイン端子を接続し、第１の出力側ＦＥＴのドレ
イン端子に電圧を印加しソース端子を接地とし、第２の
出力側ＦＥＴのドレイン端子に電圧を印加しソース端子
を接地とし、第１の出力側ＦＥＴのゲート端子を第２の
出力側ＦＥＴのドレイン端子に接続し、出力端子と接地
との間に出力側分圧回路を接続し、この出力側分圧回路
の出力端を第２の出力側ＦＥＴのゲート端子に接続して
いる。
【００１１】
【作用】請求項１記載の構成によれば、入力端子と接地
間に接続された第１，第２の入力側ダイオードは逆方向
にバイアスされるため、ＰＮ接合部もしくはショットキ
ー接合部の接合容量はバイアス電圧が印加されないとき
の３分の１から５分の１程度であり、本来の入力容量に
比較してはるかに小さくなり、第１，第２の入力側ダイ
オードによる入力容量の増加が抑えられ、高周波特性の
劣化を抑制できる。入力端子にサージ電圧が印加された
場合、サージ電圧は数百〜数万ボルトの尖頭電圧をもつ
ため、バイアス電圧の影響を受けることなく第１，第２
の入力側ダイオードを通過し、回路を保護する。
間に接続された第１，第２の入力側ダイオードは逆方向
にバイアスされるため、ＰＮ接合部もしくはショットキ
ー接合部の接合容量はバイアス電圧が印加されないとき
の３分の１から５分の１程度であり、本来の入力容量に
比較してはるかに小さくなり、第１，第２の入力側ダイ
オードによる入力容量の増加が抑えられ、高周波特性の
劣化を抑制できる。入力端子にサージ電圧が印加された
場合、サージ電圧は数百〜数万ボルトの尖頭電圧をもつ
ため、バイアス電圧の影響を受けることなく第１，第２
の入力側ダイオードを通過し、回路を保護する。
【００１２】さらに、請求項２記載の構成によれば、出
力端子と接地間に接続された第１，第２の出力側ダイオ
ードは逆方向にバイアスされるため、ＰＮ接合部もしく
はショットキー接合部の接合容量は非常に小さくなり、
高周波特性の劣化を抑制できる。出力端子にサージ電圧
が印加された場合、サージ電圧は数百〜数万ボルトの尖
頭電圧をもつため、バイアス電圧の影響を受けることな
く第１，第２の出力側ダイオードを通過し、回路を保護
する。
力端子と接地間に接続された第１，第２の出力側ダイオ
ードは逆方向にバイアスされるため、ＰＮ接合部もしく
はショットキー接合部の接合容量は非常に小さくなり、
高周波特性の劣化を抑制できる。出力端子にサージ電圧
が印加された場合、サージ電圧は数百〜数万ボルトの尖
頭電圧をもつため、バイアス電圧の影響を受けることな
く第１，第２の出力側ダイオードを通過し、回路を保護
する。
【００１３】請求項３記載の構成によれば、入力端子に
接続された入力側ＦＥＴは正のしきい値を持つため通常
オフ状態であり、ドレイン端子に印加された電圧により
ゲート−ドレイン間に逆バイアスが印加されている。こ
のためドレイン側から見た容量はバイアスが印加されて
いないときの１０分の１程度であり、本来の入力容量に
比較してはるかに小さくなり、入力側ＦＥＴによる入力
容量の増加が抑えられ、高周波特性の劣化を抑制でき
る。入力端子にサージ電圧が印加された場合、サージ電
圧は入力端子と接地間に接続された入力側分圧回路によ
り分圧されて入力側ＦＥＴのゲート端子に印加される。
これにより入力側ＦＥＴがオン状態になり、サージ電圧
は入力側ＦＥＴのドレイン端子から接地へ逃がされ、回
路を保護する。
接続された入力側ＦＥＴは正のしきい値を持つため通常
オフ状態であり、ドレイン端子に印加された電圧により
ゲート−ドレイン間に逆バイアスが印加されている。こ
のためドレイン側から見た容量はバイアスが印加されて
いないときの１０分の１程度であり、本来の入力容量に
比較してはるかに小さくなり、入力側ＦＥＴによる入力
容量の増加が抑えられ、高周波特性の劣化を抑制でき
る。入力端子にサージ電圧が印加された場合、サージ電
圧は入力端子と接地間に接続された入力側分圧回路によ
り分圧されて入力側ＦＥＴのゲート端子に印加される。
これにより入力側ＦＥＴがオン状態になり、サージ電圧
は入力側ＦＥＴのドレイン端子から接地へ逃がされ、回
路を保護する。
【００１４】さらに、請求項４記載の構成によれば、出
力端子に接続された出力側ＦＥＴは正のしきい値を持つ
ため通常オフ状態であり、ドレイン端子に印加された電
圧によりゲート−ドレイン間に逆バイアスが印加されて
いる。このためドレイン側から見た容量は非常に小さく
なり、高周波特性の劣化を抑制できる。出力端子にサー
ジ電圧が印加された場合、サージ電圧は出力端子と接地
間に接続された出力側分圧回路により分圧されて出力側
ＦＥＴのゲート端子に印加される。これにより出力側Ｆ
ＥＴがオン状態になり、サージ電圧は出力側ＦＥＴのド
レイン端子から接地へ逃がされ、回路を保護する。
力端子に接続された出力側ＦＥＴは正のしきい値を持つ
ため通常オフ状態であり、ドレイン端子に印加された電
圧によりゲート−ドレイン間に逆バイアスが印加されて
いる。このためドレイン側から見た容量は非常に小さく
なり、高周波特性の劣化を抑制できる。出力端子にサー
ジ電圧が印加された場合、サージ電圧は出力端子と接地
間に接続された出力側分圧回路により分圧されて出力側
ＦＥＴのゲート端子に印加される。これにより出力側Ｆ
ＥＴがオン状態になり、サージ電圧は出力側ＦＥＴのド
レイン端子から接地へ逃がされ、回路を保護する。
【００１５】請求項５記載の構成によれば、入力端子に
接続された第１の入力側ＦＥＴは正のしきい値を持つた
め通常オフ状態であり、ドレイン端子に印加された電圧
によりゲート−ドレイン間に逆バイアスが印加されてい
る。このためドレイン側から見た容量はバイアスが印加
されていないときの１０分の１程度であり、本来の入力
容量に比較してはるかに小さくなり、第１の入力側ＦＥ
Ｔによる入力容量の増加が抑えられ、高周波特性の劣化
を抑制できる。入力端子にサージ電圧が印加された場
合、サージ電圧は入力端子と接地間に接続された入力側
分圧回路により分圧されて第２の入力側ＦＥＴのゲート
端子に印加される。これにより第２の入力側ＦＥＴがオ
ン状態になり、その増幅された出力が第１の入力側ＦＥ
Ｔのゲート端子に印加され、第１の入力側ＦＥＴがオン
状態になり、その結果サージ電圧は第１の入力側ＦＥＴ
のドレイン端子から接地へ逃がされ、回路を保護する。
接続された第１の入力側ＦＥＴは正のしきい値を持つた
め通常オフ状態であり、ドレイン端子に印加された電圧
によりゲート−ドレイン間に逆バイアスが印加されてい
る。このためドレイン側から見た容量はバイアスが印加
されていないときの１０分の１程度であり、本来の入力
容量に比較してはるかに小さくなり、第１の入力側ＦＥ
Ｔによる入力容量の増加が抑えられ、高周波特性の劣化
を抑制できる。入力端子にサージ電圧が印加された場
合、サージ電圧は入力端子と接地間に接続された入力側
分圧回路により分圧されて第２の入力側ＦＥＴのゲート
端子に印加される。これにより第２の入力側ＦＥＴがオ
ン状態になり、その増幅された出力が第１の入力側ＦＥ
Ｔのゲート端子に印加され、第１の入力側ＦＥＴがオン
状態になり、その結果サージ電圧は第１の入力側ＦＥＴ
のドレイン端子から接地へ逃がされ、回路を保護する。
【００１６】さらに、請求項６記載の構成によれば、出
力端子に接続された第１の出力側ＦＥＴは正のしきい値
を持つため通常オフ状態であり、ドレイン端子に印加さ
れた電圧によりゲート−ドレイン間に逆バイアスが印加
されている。このためドレイン側から見た容量は非常に
小さくなり、高周波特性の劣化を抑制できる。出力端子
にサージ電圧が印加された場合、サージ電圧は出力端子
と接地間に接続された出力側分圧回路により分圧されて
第２の出力側ＦＥＴのゲート端子に印加される。これに
より第２の出力側ＦＥＴがオン状態になり、その増幅さ
れた出力が第１の出力側ＦＥＴのゲート端子に印加さ
れ、第１の出力側ＦＥＴがオン状態になり、その結果サ
ージ電圧は第１の出力側ＦＥＴのドレイン端子から接地
へ逃がされ、回路を保護する。
力端子に接続された第１の出力側ＦＥＴは正のしきい値
を持つため通常オフ状態であり、ドレイン端子に印加さ
れた電圧によりゲート−ドレイン間に逆バイアスが印加
されている。このためドレイン側から見た容量は非常に
小さくなり、高周波特性の劣化を抑制できる。出力端子
にサージ電圧が印加された場合、サージ電圧は出力端子
と接地間に接続された出力側分圧回路により分圧されて
第２の出力側ＦＥＴのゲート端子に印加される。これに
より第２の出力側ＦＥＴがオン状態になり、その増幅さ
れた出力が第１の出力側ＦＥＴのゲート端子に印加さ
れ、第１の出力側ＦＥＴがオン状態になり、その結果サ
ージ電圧は第１の出力側ＦＥＴのドレイン端子から接地
へ逃がされ、回路を保護する。
【００１７】
図１にこの発明の第１の実施例の高周波回路を示す。図
１において、１０１は高周波増幅器を構成するＦＥＴ、
１１１〜１１４はＰＮ接合ダイオード、１２０，１２１
は結合コンデンサ、１３０〜１３２はバイアス抵抗、１
５０はチョークコイル、１８０は電源端子、１６０は接
地、１７０は高周波信号入力端子、１７１は高周波信号
出力端子である。
１において、１０１は高周波増幅器を構成するＦＥＴ、
１１１〜１１４はＰＮ接合ダイオード、１２０，１２１
は結合コンデンサ、１３０〜１３２はバイアス抵抗、１
５０はチョークコイル、１８０は電源端子、１６０は接
地、１７０は高周波信号入力端子、１７１は高周波信号
出力端子である。
【００１８】以上のように構成された高周波回路につい
て、以下その動作を説明する。ＦＥＴ１０１は負のしき
い値を持ち、バイアス抵抗１３０によりゲート−ソース
間電位Ｖｇｓが０Ｖにバイアスされている。ダイオード
（第１の入力側ダイオード，第２の入力側ダイオード）
１１１，１１２は電源端子１８０より印加された３．０
Ｖの電源電圧により逆バイアスされており、ピンチオフ
状態になっている。このためゼロバイアス状態で０．３
〜０．４ｐＦ程度あるダイオードの容量が０．１ｐＦに
おさえられている。これはＦＥＴ１０１の入力容量１．
０〜１．５ｐＦの１０分の１以下の小さい値であり、そ
の結果高周波増幅器の雑音指数の劣化は０．０５ｄＢ以
下に抑えられる。またダイオード１１１，１１２の逆方
向耐圧は８Ｖで、ＦＥＴ１０１のゲート−ソース間及び
ゲート−ドレイン間逆方向耐圧である２０Ｖより低く設
定されており、サージ電圧等の異常な電圧が印加された
場合には、ダイオード１１１，１１２に電流が流れＦＥ
Ｔ１０１を保護するようになっている。以上、入力側に
ついて説明したが、出力側に設けたダイオード（第１の
出力側ダイオード，第２の出力側ダイオード）１１３，
１１４についても同様である。
て、以下その動作を説明する。ＦＥＴ１０１は負のしき
い値を持ち、バイアス抵抗１３０によりゲート−ソース
間電位Ｖｇｓが０Ｖにバイアスされている。ダイオード
（第１の入力側ダイオード，第２の入力側ダイオード）
１１１，１１２は電源端子１８０より印加された３．０
Ｖの電源電圧により逆バイアスされており、ピンチオフ
状態になっている。このためゼロバイアス状態で０．３
〜０．４ｐＦ程度あるダイオードの容量が０．１ｐＦに
おさえられている。これはＦＥＴ１０１の入力容量１．
０〜１．５ｐＦの１０分の１以下の小さい値であり、そ
の結果高周波増幅器の雑音指数の劣化は０．０５ｄＢ以
下に抑えられる。またダイオード１１１，１１２の逆方
向耐圧は８Ｖで、ＦＥＴ１０１のゲート−ソース間及び
ゲート−ドレイン間逆方向耐圧である２０Ｖより低く設
定されており、サージ電圧等の異常な電圧が印加された
場合には、ダイオード１１１，１１２に電流が流れＦＥ
Ｔ１０１を保護するようになっている。以上、入力側に
ついて説明したが、出力側に設けたダイオード（第１の
出力側ダイオード，第２の出力側ダイオード）１１３，
１１４についても同様である。
【００１９】尚、この実施例では、高周波増幅器を用い
たが、周波数混合器等の他の高周波機器類にも同様に適
用できる。 〔第２の実施例；請求項３，４に対応〕 図２にこの発明の第２の実施例の高周波回路を示す。図
２において、１０１は高周波増幅器を構成するＦＥＴ、
１０２，１０３はＦＥＴ（入力側ＦＥＴ，出力側ＦＥ
Ｔ）、１２０〜１２５はコンデンサ、１３０〜１３２は
バイアス抵抗、１３３〜１３６はサージ電圧分圧用抵
抗、１４１は入力側分圧回路、１４２は出力側分圧回
路、１５０はチョークコイル、１６０は接地、１７０は
高周波信号入力端子、１７１は高周波信号出力端子、１
８０は電源端子である。
たが、周波数混合器等の他の高周波機器類にも同様に適
用できる。 〔第２の実施例；請求項３，４に対応〕 図２にこの発明の第２の実施例の高周波回路を示す。図
２において、１０１は高周波増幅器を構成するＦＥＴ、
１０２，１０３はＦＥＴ（入力側ＦＥＴ，出力側ＦＥ
Ｔ）、１２０〜１２５はコンデンサ、１３０〜１３２は
バイアス抵抗、１３３〜１３６はサージ電圧分圧用抵
抗、１４１は入力側分圧回路、１４２は出力側分圧回
路、１５０はチョークコイル、１６０は接地、１７０は
高周波信号入力端子、１７１は高周波信号出力端子、１
８０は電源端子である。
【００２０】以上のように構成された高周波回路につい
て、以下その動作を説明する。ＦＥＴ１０２，１０３は
正のしきい値を持ち、抵抗１３３，１３６によりゲート
−ソース間電圧Ｖｇｓを０Ｖに設定されているため、通
常オフ状態にある。さらにＦＥＴ１０２，１０３のドレ
イン端子は電源端子１８０より印加される正の電圧にバ
イアスされているため、ＦＥＴ１０２，１０３のドレイ
ン−ゲート間は逆バイアス状態である。このためＦＥＴ
１０２，１０３のドレイン端子から見た容量は０．１ｐ
Ｆ以下の小さい値であり、高周波増幅器の雑音指数の劣
化は０．０５ｄＢ以下に抑えられる。尚、抵抗１３１，
１３２には１０ｋΩの高抵抗を用い、高周波特性の劣化
を抑えている。
て、以下その動作を説明する。ＦＥＴ１０２，１０３は
正のしきい値を持ち、抵抗１３３，１３６によりゲート
−ソース間電圧Ｖｇｓを０Ｖに設定されているため、通
常オフ状態にある。さらにＦＥＴ１０２，１０３のドレ
イン端子は電源端子１８０より印加される正の電圧にバ
イアスされているため、ＦＥＴ１０２，１０３のドレイ
ン−ゲート間は逆バイアス状態である。このためＦＥＴ
１０２，１０３のドレイン端子から見た容量は０．１ｐ
Ｆ以下の小さい値であり、高周波増幅器の雑音指数の劣
化は０．０５ｄＢ以下に抑えられる。尚、抵抗１３１，
１３２には１０ｋΩの高抵抗を用い、高周波特性の劣化
を抑えている。
【００２１】この回路に、例えば高周波入力端子１７０
からサージ電圧が印加されたとすると、サージ電圧は抵
抗１３３と抵抗１３４で分圧されて、ＦＥＴ１０２のゲ
ート端子に印加される。このとき、ＦＥＴ１０２はオン
状態となり、サージ電圧はＦＥＴ１０２を経て接地１６
０へ逃がされ、ＦＥＴ１０１は保護される。また高周波
出力端子１７１に印加されたサージ電圧についても出力
側での同様の回路動作により接地１６０へ逃がされＦＥ
Ｔ１０１は保護される。
からサージ電圧が印加されたとすると、サージ電圧は抵
抗１３３と抵抗１３４で分圧されて、ＦＥＴ１０２のゲ
ート端子に印加される。このとき、ＦＥＴ１０２はオン
状態となり、サージ電圧はＦＥＴ１０２を経て接地１６
０へ逃がされ、ＦＥＴ１０１は保護される。また高周波
出力端子１７１に印加されたサージ電圧についても出力
側での同様の回路動作により接地１６０へ逃がされＦＥ
Ｔ１０１は保護される。
【００２２】尚、抵抗１３３〜１３６の代わりにコンデ
ンサを用いても同じ結果が得られる。また、この実施例
では、高周波増幅器を用いたが、周波数混合器等の他の
高周波機器類にも同様に適用できる。 〔第３の実施例；請求項５，６に対応〕 図３にこの発明の第３の実施例の高周波回路を示す。図
３において、１０１は高周波増幅器を構成するＦＥＴ、
１０２〜１０５はＦＥＴ（１０２は第１の入力側ＦＥ
Ｔ，１０３は第１の出力側ＦＥＴ，１０４は第２の入力
側ＦＥＴ，１０５は第２の出力側ＦＥＴ）、１２０〜１
２７はコンデンサ、１３０〜１３２，１３９，１４０は
バイアス抵抗、１３３〜１３６はサージ電圧分圧用抵
抗、１３７はＦＥＴ１０４のドレイン負荷抵抗、１３８
はＦＥＴ１０４のドレイン負荷抵抗、１４１は入力側分
圧回路、１４２は出力側分圧回路、１５０はチョークコ
イル、１６０は接地、１７０は高周波信号入力端子、１
７１は高周波信号出力端子、１８０は電源端子である。
ンサを用いても同じ結果が得られる。また、この実施例
では、高周波増幅器を用いたが、周波数混合器等の他の
高周波機器類にも同様に適用できる。 〔第３の実施例；請求項５，６に対応〕 図３にこの発明の第３の実施例の高周波回路を示す。図
３において、１０１は高周波増幅器を構成するＦＥＴ、
１０２〜１０５はＦＥＴ（１０２は第１の入力側ＦＥ
Ｔ，１０３は第１の出力側ＦＥＴ，１０４は第２の入力
側ＦＥＴ，１０５は第２の出力側ＦＥＴ）、１２０〜１
２７はコンデンサ、１３０〜１３２，１３９，１４０は
バイアス抵抗、１３３〜１３６はサージ電圧分圧用抵
抗、１３７はＦＥＴ１０４のドレイン負荷抵抗、１３８
はＦＥＴ１０４のドレイン負荷抵抗、１４１は入力側分
圧回路、１４２は出力側分圧回路、１５０はチョークコ
イル、１６０は接地、１７０は高周波信号入力端子、１
７１は高周波信号出力端子、１８０は電源端子である。
【００２３】以上のように構成された高周波回路につい
て、以下その動作を説明する。ＦＥＴ１０２〜１０５は
正のしきい値を持ち、それぞれ抵抗１３９，１４０，１
３３，１３６によりゲート−ソース間電圧Ｖｇｓを０Ｖ
に設定されているため、通常オフ状態にある。ＦＥＴ１
０２，１０３はドレイン端子を電源端子１８０より印加
される正の電圧にバイアスされているため、ＦＥＴ１０
２，１０３のドレイン−ゲート間は逆バイアス状態であ
る。このためＦＥＴ１０２，１０３のドレイン端子から
見た容量は０．１ｐＦ以下の小さい値であり、高周波増
幅器の雑音指数の劣化は０．０５ｄＢ以下に抑えられ
る。尚、抵抗１３１，１３２には１０ｋΩの高抵抗を用
い、高周波特性の劣化を抑えている。
て、以下その動作を説明する。ＦＥＴ１０２〜１０５は
正のしきい値を持ち、それぞれ抵抗１３９，１４０，１
３３，１３６によりゲート−ソース間電圧Ｖｇｓを０Ｖ
に設定されているため、通常オフ状態にある。ＦＥＴ１
０２，１０３はドレイン端子を電源端子１８０より印加
される正の電圧にバイアスされているため、ＦＥＴ１０
２，１０３のドレイン−ゲート間は逆バイアス状態であ
る。このためＦＥＴ１０２，１０３のドレイン端子から
見た容量は０．１ｐＦ以下の小さい値であり、高周波増
幅器の雑音指数の劣化は０．０５ｄＢ以下に抑えられ
る。尚、抵抗１３１，１３２には１０ｋΩの高抵抗を用
い、高周波特性の劣化を抑えている。
【００２４】この回路に、例えば高周波入力端子１７０
からサージ電圧が印加されたとすると、サージ電圧は抵
抗１３３と抵抗１３４で分圧されて、ＦＥＴ１０４のゲ
ート端子に印加される。このとき、ＦＥＴ１０４はオン
状態となり、ＦＥＴ１０４の相互コンダクタンスｇｍと
負荷抵抗１３７との積で表される利得を得て、次段のＦ
ＥＴ１０２のゲート電極に信号が印加される。これによ
りＦＥＴ１０２がオン状態になると、サージ電圧はＦＥ
Ｔ１０２を経て接地１６０へ逃がされ、ＦＥＴ１０１は
保護される。
からサージ電圧が印加されたとすると、サージ電圧は抵
抗１３３と抵抗１３４で分圧されて、ＦＥＴ１０４のゲ
ート端子に印加される。このとき、ＦＥＴ１０４はオン
状態となり、ＦＥＴ１０４の相互コンダクタンスｇｍと
負荷抵抗１３７との積で表される利得を得て、次段のＦ
ＥＴ１０２のゲート電極に信号が印加される。これによ
りＦＥＴ１０２がオン状態になると、サージ電圧はＦＥ
Ｔ１０２を経て接地１６０へ逃がされ、ＦＥＴ１０１は
保護される。
【００２５】この第３の実施例では、ＦＥＴ１０４が利
得を持っているため、第２の実施例に比べてＦＥＴ１０
２のゲート幅を小さくでき、高周波信号入力端子１７０
から見た入力容量をさらに小さくすることができる。ま
た高周波信号出力端子１７１にサージ電圧が印加された
場合も出力側での同様の回路動作によりＦＥＴ１０１は
保護される。
得を持っているため、第２の実施例に比べてＦＥＴ１０
２のゲート幅を小さくでき、高周波信号入力端子１７０
から見た入力容量をさらに小さくすることができる。ま
た高周波信号出力端子１７１にサージ電圧が印加された
場合も出力側での同様の回路動作によりＦＥＴ１０１は
保護される。
【００２６】尚、抵抗１３３〜１３６の代わりにコンデ
ンサを用いても同じ結果が得られる。尚、この実施例で
は、高周波増幅器を用いたが、周波数混合器等の他の高
周波機器類にも同様に適用できる。また、上記実施例の
高周波回路を半導体基板上に集積化することができる。
図４は第１の実施例における図１の破線で囲まれた部分
２０１を半導体基板上に集積化したものである。図４に
おいて、４０１は活性層、４０２はオーミック電極、４
０３はゲート金属、４０４は配線金属、４０５は保護ダ
イオードのｐ+ 層、４０６は保護ダイオードのｎ+ 層、
４０７は抵抗領域、４１０はドレインパッド、４１１は
ソースパッド、４１２はゲートパッドである。
ンサを用いても同じ結果が得られる。尚、この実施例で
は、高周波増幅器を用いたが、周波数混合器等の他の高
周波機器類にも同様に適用できる。また、上記実施例の
高周波回路を半導体基板上に集積化することができる。
図４は第１の実施例における図１の破線で囲まれた部分
２０１を半導体基板上に集積化したものである。図４に
おいて、４０１は活性層、４０２はオーミック電極、４
０３はゲート金属、４０４は配線金属、４０５は保護ダ
イオードのｐ+ 層、４０６は保護ダイオードのｎ+ 層、
４０７は抵抗領域、４１０はドレインパッド、４１１は
ソースパッド、４１２はゲートパッドである。
【００２７】
【発明の効果】請求項１記載の高周波回路は、入力端子
と接地間に接続された第１，第２の入力側ダイオードは
逆方向にバイアスされるため、ＰＮ接合部もしくはショ
ットキー接合部の接合容量はバイアス電圧が印加されな
いときの３分の１から５分の１程度であり、本来の入力
容量に比較してはるかに小さくなり、第１，第２の入力
側ダイオードによる入力容量の増加が抑えられ、高周波
特性の劣化を抑制できる。入力端子にサージ電圧が印加
された場合、サージ電圧は数百〜数万ボルトの尖頭電圧
をもつため、バイアス電圧の影響を受けることなく第
１，第２の入力側ダイオードを通過し、回路を保護す
る。
と接地間に接続された第１，第２の入力側ダイオードは
逆方向にバイアスされるため、ＰＮ接合部もしくはショ
ットキー接合部の接合容量はバイアス電圧が印加されな
いときの３分の１から５分の１程度であり、本来の入力
容量に比較してはるかに小さくなり、第１，第２の入力
側ダイオードによる入力容量の増加が抑えられ、高周波
特性の劣化を抑制できる。入力端子にサージ電圧が印加
された場合、サージ電圧は数百〜数万ボルトの尖頭電圧
をもつため、バイアス電圧の影響を受けることなく第
１，第２の入力側ダイオードを通過し、回路を保護す
る。
【００２８】さらに、請求項２記載の高周波回路は、出
力端子と接地間に接続された第１，第２の出力側ダイオ
ードは逆方向にバイアスされるため、ＰＮ接合部もしく
はショットキー接合部の接合容量は非常に小さくなり、
高周波特性の劣化を抑制できる。出力端子にサージ電圧
が印加された場合、サージ電圧は数百〜数万ボルトの尖
頭電圧をもつため、バイアス電圧の影響を受けることな
く第１，第２の出力側ダイオードを通過し、回路を保護
する。
力端子と接地間に接続された第１，第２の出力側ダイオ
ードは逆方向にバイアスされるため、ＰＮ接合部もしく
はショットキー接合部の接合容量は非常に小さくなり、
高周波特性の劣化を抑制できる。出力端子にサージ電圧
が印加された場合、サージ電圧は数百〜数万ボルトの尖
頭電圧をもつため、バイアス電圧の影響を受けることな
く第１，第２の出力側ダイオードを通過し、回路を保護
する。
【００２９】請求項３記載の高周波回路は、入力端子に
接続された入力側ＦＥＴは正のしきい値を持つため通常
オフ状態であり、ドレイン端子に印加された電圧により
ゲート−ドレイン間に逆バイアスが印加されている。こ
のためドレイン側から見た容量はバイアスが印加されて
いないときの１０分の１程度であり、本来の入力容量に
比較してはるかに小さくなり、入力側ＦＥＴによる入力
容量の増加が抑えられ、高周波特性の劣化を抑制でき
る。入力端子にサージ電圧が印加された場合、サージ電
圧は入力端子と接地間に接続された入力側分圧回路によ
り分圧されて入力側ＦＥＴのゲート端子に印加される。
これにより入力側ＦＥＴがオン状態になり、サージ電圧
は入力側ＦＥＴのドレイン端子から接地へ逃がされ、回
路を保護する。
接続された入力側ＦＥＴは正のしきい値を持つため通常
オフ状態であり、ドレイン端子に印加された電圧により
ゲート−ドレイン間に逆バイアスが印加されている。こ
のためドレイン側から見た容量はバイアスが印加されて
いないときの１０分の１程度であり、本来の入力容量に
比較してはるかに小さくなり、入力側ＦＥＴによる入力
容量の増加が抑えられ、高周波特性の劣化を抑制でき
る。入力端子にサージ電圧が印加された場合、サージ電
圧は入力端子と接地間に接続された入力側分圧回路によ
り分圧されて入力側ＦＥＴのゲート端子に印加される。
これにより入力側ＦＥＴがオン状態になり、サージ電圧
は入力側ＦＥＴのドレイン端子から接地へ逃がされ、回
路を保護する。
【００３０】さらに、請求項４記載の高周波回路は、出
力端子に接続された出力側ＦＥＴは正のしきい値を持つ
ため通常オフ状態であり、ドレイン端子に印加された電
圧によりゲート−ドレイン間に逆バイアスが印加されて
いる。このためドレイン側から見た容量は非常に小さく
なり、高周波特性の劣化を抑制できる。出力端子にサー
ジ電圧が印加された場合、サージ電圧は出力端子と接地
間に接続された出力側分圧回路により分圧されて出力側
ＦＥＴのゲート端子に印加される。これにより出力側Ｆ
ＥＴがオン状態になり、サージ電圧は出力側ＦＥＴのド
レイン端子から接地へ逃がされ、回路を保護する。
力端子に接続された出力側ＦＥＴは正のしきい値を持つ
ため通常オフ状態であり、ドレイン端子に印加された電
圧によりゲート−ドレイン間に逆バイアスが印加されて
いる。このためドレイン側から見た容量は非常に小さく
なり、高周波特性の劣化を抑制できる。出力端子にサー
ジ電圧が印加された場合、サージ電圧は出力端子と接地
間に接続された出力側分圧回路により分圧されて出力側
ＦＥＴのゲート端子に印加される。これにより出力側Ｆ
ＥＴがオン状態になり、サージ電圧は出力側ＦＥＴのド
レイン端子から接地へ逃がされ、回路を保護する。
【００３１】請求項５記載の高周波回路は、入力端子に
接続された第１の入力側ＦＥＴは正のしきい値を持つた
め通常オフ状態であり、ドレイン端子に印加された電圧
によりゲート−ドレイン間に逆バイアスが印加されてい
る。このためドレイン側から見た容量はバイアスが印加
されていないときの１０分の１程度であり、本来の入力
容量に比較してはるかに小さくなり、第１の入力側ＦＥ
Ｔによる入力容量の増加が抑えられ、高周波特性の劣化
を抑制できる。入力端子にサージ電圧が印加された場
合、サージ電圧は入力端子と接地間に接続された入力側
分圧回路により分圧されて第２の入力側ＦＥＴのゲート
端子に印加される。これにより第２の入力側ＦＥＴがオ
ン状態になり、その増幅された出力が第１の入力側ＦＥ
Ｔのゲート端子に印加され、第１の入力側ＦＥＴがオン
状態になり、その結果サージ電圧は第１の入力側ＦＥＴ
のドレイン端子から接地へ逃がされ、回路を保護する。
接続された第１の入力側ＦＥＴは正のしきい値を持つた
め通常オフ状態であり、ドレイン端子に印加された電圧
によりゲート−ドレイン間に逆バイアスが印加されてい
る。このためドレイン側から見た容量はバイアスが印加
されていないときの１０分の１程度であり、本来の入力
容量に比較してはるかに小さくなり、第１の入力側ＦＥ
Ｔによる入力容量の増加が抑えられ、高周波特性の劣化
を抑制できる。入力端子にサージ電圧が印加された場
合、サージ電圧は入力端子と接地間に接続された入力側
分圧回路により分圧されて第２の入力側ＦＥＴのゲート
端子に印加される。これにより第２の入力側ＦＥＴがオ
ン状態になり、その増幅された出力が第１の入力側ＦＥ
Ｔのゲート端子に印加され、第１の入力側ＦＥＴがオン
状態になり、その結果サージ電圧は第１の入力側ＦＥＴ
のドレイン端子から接地へ逃がされ、回路を保護する。
【００３２】さらに、請求項６記載の高周波回路は、出
力端子に接続された第１の出力側ＦＥＴは正のしきい値
を持つため通常オフ状態であり、ドレイン端子に印加さ
れた電圧によりゲート−ドレイン間に逆バイアスが印加
されている。このためドレイン側から見た容量は非常に
小さくなり、高周波特性の劣化を抑制できる。出力端子
にサージ電圧が印加された場合、サージ電圧は出力端子
と接地間に接続された出力側分圧回路により分圧されて
第２の出力側ＦＥＴのゲート端子に印加される。これに
より第２の出力側ＦＥＴがオン状態になり、その増幅さ
れた出力が第１の出力側ＦＥＴのゲート端子に印加さ
れ、第１の出力側ＦＥＴがオン状態になり、その結果サ
ージ電圧は第１の出力側ＦＥＴのドレイン端子から接地
へ逃がされ、回路を保護する。
力端子に接続された第１の出力側ＦＥＴは正のしきい値
を持つため通常オフ状態であり、ドレイン端子に印加さ
れた電圧によりゲート−ドレイン間に逆バイアスが印加
されている。このためドレイン側から見た容量は非常に
小さくなり、高周波特性の劣化を抑制できる。出力端子
にサージ電圧が印加された場合、サージ電圧は出力端子
と接地間に接続された出力側分圧回路により分圧されて
第２の出力側ＦＥＴのゲート端子に印加される。これに
より第２の出力側ＦＥＴがオン状態になり、その増幅さ
れた出力が第１の出力側ＦＥＴのゲート端子に印加さ
れ、第１の出力側ＦＥＴがオン状態になり、その結果サ
ージ電圧は第１の出力側ＦＥＴのドレイン端子から接地
へ逃がされ、回路を保護する。
【図１】この発明の第１の実施例の高周波回路を示す回
路図である。
路図である。
【図２】この発明の第２の実施例の高周波回路を示す回
路図である。
路図である。
【図３】この発明の第３の実施例の高周波回路を示す回
路図である。
路図である。
【図４】第１の実施例の高周波回路を集積化した場合の
配置図である。
配置図である。
【図５】従来例の高周波回路を示す回路図である。
１０１〜１０５ ＦＥＴ １１１〜１１４ ダイオード １４１ 入力側分圧回路 １４２ 出力側分圧回路 １６０ 接地 １７０ 高周波信号入力端子 １７１ 高周波信号出力端子 １８０ 電源端子
Claims (6)
- 【請求項１】 入力端子に第１の入力側ダイオードのア
ノードを接続し、前記第１の入力側ダイオードのカソー
ドと第２の入力側ダイオードのカソードを接続し、前記
第２の入力側ダイオードのアノードを接地し、前記第１
の入力側ダイオードのカソードと前記第２の入力側ダイ
オードのカソードとの接続点に正の電圧を印加するよう
にした高周波回路。 - 【請求項２】 出力端子に第１の出力側ダイオードのア
ノードを接続し、前記第１の出力側ダイオードのカソー
ドと第２の出力側ダイオードのカソードを接続し、前記
第２の出力側ダイオードのアノードを接地し、前記第１
の出力側ダイオードのカソードと前記第２の出力側ダイ
オードのカソードとの接続点に正の電圧を印加するよう
にした請求項１記載の高周波回路。 - 【請求項３】 入力端子に入力側ＦＥＴのドレイン端子
を接続し、前記入力側ＦＥＴのドレイン端子に電圧を印
加しソース端子を接地とし、前記入力端子と接地との間
に入力側分圧回路を接続し、この入力側分圧回路の出力
端を前記入力側ＦＥＴのゲート端子に接続した高周波回
路。 - 【請求項４】 出力端子に出力側ＦＥＴのドレイン端子
を接続し、前記出力側ＦＥＴのドレイン端子に電圧を印
加しソース端子を接地とし、前記出力端子と接地との間
に出力側分圧回路を接続し、この出力側分圧回路の出力
端を前記出力側ＦＥＴのゲート端子に接続した請求項３
記載の高周波回路。 - 【請求項５】 入力端子に第１の入力側ＦＥＴのドレイ
ン端子を接続し、前記第１の入力側ＦＥＴのドレイン端
子に電圧を印加しソース端子を接地とし、第２の入力側
ＦＥＴのドレイン端子に電圧を印加しソース端子を接地
とし、前記第１の入力側ＦＥＴのゲート端子を前記第２
の入力側ＦＥＴのドレイン端子に接続し、前記入力端子
と接地との間に入力側分圧回路を接続し、この入力側分
圧回路の出力端を前記第２の入力側ＦＥＴのゲート端子
に接続した高周波回路。 - 【請求項６】 出力端子に第１の出力側ＦＥＴのドレイ
ン端子を接続し、前記第１の出力側ＦＥＴのドレイン端
子に電圧を印加しソース端子を接地とし、第２の出力側
ＦＥＴのドレイン端子に電圧を印加しソース端子を接地
とし、前記第１の出力側ＦＥＴのゲート端子を前記第２
の出力側ＦＥＴのドレイン端子に接続し、前記出力端子
と接地との間に出力側分圧回路を接続し、この出力側分
圧回路の出力端を前記第２の出力側ＦＥＴのゲート端子
に接続した請求項５記載の高周波回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3224104A JPH0564356A (ja) | 1991-09-04 | 1991-09-04 | 高周波回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3224104A JPH0564356A (ja) | 1991-09-04 | 1991-09-04 | 高周波回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0564356A true JPH0564356A (ja) | 1993-03-12 |
Family
ID=16808608
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3224104A Pending JPH0564356A (ja) | 1991-09-04 | 1991-09-04 | 高周波回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0564356A (ja) |
-
1991
- 1991-09-04 JP JP3224104A patent/JPH0564356A/ja active Pending
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