JPH0564360B2 - - Google Patents
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- JPH0564360B2 JPH0564360B2 JP59038024A JP3802484A JPH0564360B2 JP H0564360 B2 JPH0564360 B2 JP H0564360B2 JP 59038024 A JP59038024 A JP 59038024A JP 3802484 A JP3802484 A JP 3802484A JP H0564360 B2 JPH0564360 B2 JP H0564360B2
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/6871—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor
- H03K17/6872—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor using complementary field-effect transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018557—Coupling arrangements; Impedance matching circuits
- H03K19/018571—Coupling arrangements; Impedance matching circuits of complementary type, e.g. CMOS
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- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Control Of El Displays (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electronic Switches (AREA)
- Liquid Crystal Display Device Control (AREA)
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、端末装置等を駆動するための電子回
路に関し、特に、複数個の負荷を高電圧で駆動す
るに好個な電子回路に関する。
路に関し、特に、複数個の負荷を高電圧で駆動す
るに好個な電子回路に関する。
（従来技術とその問題点）
このような電子回路を必要とする装置としてマ
トリツクス電極駆動型表示デバイスを例に本発明
を説明する。近年のオフイスオートメーシヨンの
進展に伴ない、机上で用いる薄型平面デイスプレ
イの開発が渇望されている。たとえば、プラズマ
デイスプレイ、エレクトロルミネツセントデイス
プレイ、蛍光表示管等はその代表例である。とこ
ろでこれらの表示デバイスは、いずれも駆動に高
電圧（100〜250V）を要し、複雑な画像や、多数
の文字を表示しようとする場合、多数の電極が必
要で、従つて多数の独立した駆動回路が必要とな
る。たとえば、グラフイツク画像表示用として、
512電極×512電極を有するＸ−Ｙマトリツクス電
極構造の表示デバイスを考えると、、合計で1024
個の高電圧駆動回路が必要となる。たとえば、
200Vの高電圧が出力できる1024個の駆動回路を、
小型、低コスト、低消費電力で実現することは、
従来なかなか困難であつた。低消費電力で、駆動
能力の大きな回路構成としては、、一般に、第１
図に示すようなCMOS回路が知られているが、
このままの構成を高電圧VHでの動作まで引き伸
ばすことは困難である。何故なら、その場合
CMOS動作には、高ゲート入力電圧が必要であ
り、従つて高いゲート絶縁膜耐圧が必要となり、
現実的な回路の実現が困難となる。第２図は、上
記制約を逃がれた高電圧CMOS駆動回路の例で
あり、高耐圧トランジスタへのゲート入力とし
て、前段インバータにおける抵抗分割ロードの中
間端子電圧を利用している。しかし、この回路構
成も、高速動作が困難、多数回路を必要とす
る場合、前段の抵抗ロードインバータでの消費電
力が大きい、等の欠点のため現実的な解決法とし
ては不充分である。
トリツクス電極駆動型表示デバイスを例に本発明
を説明する。近年のオフイスオートメーシヨンの
進展に伴ない、机上で用いる薄型平面デイスプレ
イの開発が渇望されている。たとえば、プラズマ
デイスプレイ、エレクトロルミネツセントデイス
プレイ、蛍光表示管等はその代表例である。とこ
ろでこれらの表示デバイスは、いずれも駆動に高
電圧（100〜250V）を要し、複雑な画像や、多数
の文字を表示しようとする場合、多数の電極が必
要で、従つて多数の独立した駆動回路が必要とな
る。たとえば、グラフイツク画像表示用として、
512電極×512電極を有するＸ−Ｙマトリツクス電
極構造の表示デバイスを考えると、、合計で1024
個の高電圧駆動回路が必要となる。たとえば、
200Vの高電圧が出力できる1024個の駆動回路を、
小型、低コスト、低消費電力で実現することは、
従来なかなか困難であつた。低消費電力で、駆動
能力の大きな回路構成としては、、一般に、第１
図に示すようなCMOS回路が知られているが、
このままの構成を高電圧VHでの動作まで引き伸
ばすことは困難である。何故なら、その場合
CMOS動作には、高ゲート入力電圧が必要であ
り、従つて高いゲート絶縁膜耐圧が必要となり、
現実的な回路の実現が困難となる。第２図は、上
記制約を逃がれた高電圧CMOS駆動回路の例で
あり、高耐圧トランジスタへのゲート入力とし
て、前段インバータにおける抵抗分割ロードの中
間端子電圧を利用している。しかし、この回路構
成も、高速動作が困難、多数回路を必要とす
る場合、前段の抵抗ロードインバータでの消費電
力が大きい、等の欠点のため現実的な解決法とし
ては不充分である。
従来、これら問題点を克服した高電圧駆動回路
として第３図に示すようなキヤパシタ結合ゲート
入力型高電圧CMOSインバータが提案されてい
る。（特開昭−55−136726）同回路では、図の如
く、接地レベルでのゲート入力信号VINが、結合
用キヤパシタＣを介して、高耐圧PMOSトラン
ジスタのゲートに加えられるため、高耐圧
CMOSインバータを、低電圧信号のみで駆動す
ることができる。又、同回路は、高電圧電源から
の直流電流パスがないため本質的に低消費電力で
あり、信号はキヤパシタの分圧で伝達されるため
高速動作が可能で、高電圧駆動回路として極めて
有効である。
として第３図に示すようなキヤパシタ結合ゲート
入力型高電圧CMOSインバータが提案されてい
る。（特開昭−55−136726）同回路では、図の如
く、接地レベルでのゲート入力信号VINが、結合
用キヤパシタＣを介して、高耐圧PMOSトラン
ジスタのゲートに加えられるため、高耐圧
CMOSインバータを、低電圧信号のみで駆動す
ることができる。又、同回路は、高電圧電源から
の直流電流パスがないため本質的に低消費電力で
あり、信号はキヤパシタの分圧で伝達されるため
高速動作が可能で、高電圧駆動回路として極めて
有効である。
しかし、前述の表示デバイスへの応用例の如く
高電圧駆動回路が数百個から数千個のオーダーで
数多く必要な場合には、実用上、重大な困難が生
ずる。それは回路を構成するための具体的結線の
問題である。何故なら、従来、高電圧回路は集積
化が容易でなく、第３図のような回路を、そつく
りそのままIC化することは、実際上、困難であ
る。
高電圧駆動回路が数百個から数千個のオーダーで
数多く必要な場合には、実用上、重大な困難が生
ずる。それは回路を構成するための具体的結線の
問題である。何故なら、従来、高電圧回路は集積
化が容易でなく、第３図のような回路を、そつく
りそのままIC化することは、実際上、困難であ
る。
但し、最近は基板電位共通でよい、PMOS同
志の高耐圧トランジスタは、アレイ状は製作容易
であるので、トランジスタ部分はこのようなアレ
イICを利用することができる。一方、耐圧が数
百Ｖで、しかも、静電容量の大きい（たとえば数
＋pＦ〜数百pＦ）の結合用キヤパシタをシリコン
ICの中に製作することは、容易でなく、又、広
い面積を要するので得策でない。結局、第３図の
ような回路を多数設ける場合、必ず一出力端ごと
にICチツプの中から高耐圧PMOSおよび高耐圧
NMOSそれぞれのゲート入力端子を取り出し、
その間に外付けで高耐圧のゲート結合用キヤパシ
タを設けてやる必要がある。このことは、アレイ
ICを、製作する場合、従来の出力端子パツドの
外に、同じ数のゲート端子パツドが必要なことを
意味し、ICチツプからの取り出し線が一挙に倍
増することになる。前述の1024電極をもつ表示デ
バイスの駆動回路を構成しようとする場合、ゲー
ト信号部だけでキヤパシタ1024個と、PMOS側、
NMOS側合わせて2048本の配線を処理しなけれ
ばならない。これは、駆動回路を、できるだけコ
ンパクト、低コストで作らなければならない薄型
平面表示デバイスにとつて非常な重荷である。
志の高耐圧トランジスタは、アレイ状は製作容易
であるので、トランジスタ部分はこのようなアレ
イICを利用することができる。一方、耐圧が数
百Ｖで、しかも、静電容量の大きい（たとえば数
＋pＦ〜数百pＦ）の結合用キヤパシタをシリコン
ICの中に製作することは、容易でなく、又、広
い面積を要するので得策でない。結局、第３図の
ような回路を多数設ける場合、必ず一出力端ごと
にICチツプの中から高耐圧PMOSおよび高耐圧
NMOSそれぞれのゲート入力端子を取り出し、
その間に外付けで高耐圧のゲート結合用キヤパシ
タを設けてやる必要がある。このことは、アレイ
ICを、製作する場合、従来の出力端子パツドの
外に、同じ数のゲート端子パツドが必要なことを
意味し、ICチツプからの取り出し線が一挙に倍
増することになる。前述の1024電極をもつ表示デ
バイスの駆動回路を構成しようとする場合、ゲー
ト信号部だけでキヤパシタ1024個と、PMOS側、
NMOS側合わせて2048本の配線を処理しなけれ
ばならない。これは、駆動回路を、できるだけコ
ンパクト、低コストで作らなければならない薄型
平面表示デバイスにとつて非常な重荷である。
（発明の目的）
本発明は、このような従来の駆動回路における
欠点を解決せんがためになされたものであり、そ
の目的は、多数の高電圧駆動回路列が必要な場合
でも、ほとんどゲート結合キヤパシタを必要とせ
ず、従つて、それに伴なうゲート結合用引出し線
を必要とせず、しかも、同回路の大巾なIC化が
可能な駆動用電子回路を提供することにある。
欠点を解決せんがためになされたものであり、そ
の目的は、多数の高電圧駆動回路列が必要な場合
でも、ほとんどゲート結合キヤパシタを必要とせ
ず、従つて、それに伴なうゲート結合用引出し線
を必要とせず、しかも、同回路の大巾なIC化が
可能な駆動用電子回路を提供することにある。
（発明の構成）
本発明によれば、独立した第１の低電圧電源部
を有する第１の低電圧ロジツク回路によつて制御
される１個もしくは複数個の高耐圧PMOSトラ
ンジスタのドレイン電極と、独立した第２の低電
圧電源部を有する第２の低電圧ロジツク回路によ
つて制御される１個もしくは複数個の高耐圧
NMOSトランジスタのドレイン電極とを一対づ
つ共通接続して相補構成の高電圧出力回路とな
し、第３の低電圧ロジツク回路からの入力信号に
よつて第１および第２の低電圧ロジツク回路を同
期動作せしめ該相補構成の１個もしくは複数個の
高電圧出力回路を制御するようにしたことを特徴
とする駆動用電子回路が得られる。
を有する第１の低電圧ロジツク回路によつて制御
される１個もしくは複数個の高耐圧PMOSトラ
ンジスタのドレイン電極と、独立した第２の低電
圧電源部を有する第２の低電圧ロジツク回路によ
つて制御される１個もしくは複数個の高耐圧
NMOSトランジスタのドレイン電極とを一対づ
つ共通接続して相補構成の高電圧出力回路とな
し、第３の低電圧ロジツク回路からの入力信号に
よつて第１および第２の低電圧ロジツク回路を同
期動作せしめ該相補構成の１個もしくは複数個の
高電圧出力回路を制御するようにしたことを特徴
とする駆動用電子回路が得られる。
（実施例）
以下、本発明を実施例を用いて詳細に説明す
る。
る。
第４図は、本発明の一実施例を示す回路図であ
り、１，１′…および２，２′…は、それぞれ出力
端を形成する高耐圧PMOS、および高耐圧
NMOSトランジスタである。本回路では第３図
の回路と異なり、高耐圧トランジスタ１，１′…
および２，２′…は、それぞれのソース電極を共
通とする低電圧のロジツク回路３、および４から
のゲート入力信号によつて制御される。３および
４の回路には、それぞれ独立に低電圧の電源５，
６を持たせる。その電圧は、たとえばVL＝５〜
10Vである。本回路例では、信号入力端子７に
VINの低電圧信号が入力されると、その信号は一
方で、直接回路４に伝えられ、他方でゲート結合
キヤパシタＣを介して、、高電位側にある回路３
への入力信号となる。回路３，４は、たとえばシ
フトレジスタやラツチを含む回路であり、図示は
していないがたとえばVINと同様の方式で、クロ
ツク信号等が与えられ、互いに同期して動作す
る。回路３，４に与えられた情報信号は、このよ
うな回路３，４で処理され、高耐圧PMOSおよ
びNMOSトランジスタの対１，２、１′，２′、
…へのゲート入力信号となり、それぞれの対が構
成するインバータ列の出力VOUT１，VOUT２，…
…を制御する。
り、１，１′…および２，２′…は、それぞれ出力
端を形成する高耐圧PMOS、および高耐圧
NMOSトランジスタである。本回路では第３図
の回路と異なり、高耐圧トランジスタ１，１′…
および２，２′…は、それぞれのソース電極を共
通とする低電圧のロジツク回路３、および４から
のゲート入力信号によつて制御される。３および
４の回路には、それぞれ独立に低電圧の電源５，
６を持たせる。その電圧は、たとえばVL＝５〜
10Vである。本回路例では、信号入力端子７に
VINの低電圧信号が入力されると、その信号は一
方で、直接回路４に伝えられ、他方でゲート結合
キヤパシタＣを介して、、高電位側にある回路３
への入力信号となる。回路３，４は、たとえばシ
フトレジスタやラツチを含む回路であり、図示は
していないがたとえばVINと同様の方式で、クロ
ツク信号等が与えられ、互いに同期して動作す
る。回路３，４に与えられた情報信号は、このよ
うな回路３，４で処理され、高耐圧PMOSおよ
びNMOSトランジスタの対１，２、１′，２′、
…へのゲート入力信号となり、それぞれの対が構
成するインバータ列の出力VOUT１，VOUT２，…
…を制御する。
結局、本発明の駆動用電子回路においては、以
下のような特長を挙げることができる。(1)多数の
高電圧インバータ出力列を制御する場合でも、キ
ヤパシタ等のゲート入力信号結合手段が非常に少
数で済む。(2)従つて、従来の高電圧回路列の場合
のように、ゲート入力のための多数の配線をIC
のチツプ外で処理する必要が無くなり、ICパツ
ケージから外に取り出すべき信号端子数を大巾に
減らすことができる。(3)高耐圧PMOSおよび
NMOSトランジスタを、互いに独立にオン、オ
フさせることが容易であり、駆動回路の機能・能
力が増す。(4)最つとも、集積化しやすい「高耐圧
PMOSアレイとその制御用低電圧ロジツク回路」
および「高耐圧NMOSアレイとその制御用低電
圧ロジツク回路」のそれぞれを集積化したICを
組み合わせて使えばよいから、回路の大巾な集積
化が達成できる。これは、駆動回路の大巾なコス
トダウンと小型化をもたらす。(5)このような回路
を単に、もう一つ独立した低電圧電源を用意する
という容易な手段で実現することができる、
等々。
下のような特長を挙げることができる。(1)多数の
高電圧インバータ出力列を制御する場合でも、キ
ヤパシタ等のゲート入力信号結合手段が非常に少
数で済む。(2)従つて、従来の高電圧回路列の場合
のように、ゲート入力のための多数の配線をIC
のチツプ外で処理する必要が無くなり、ICパツ
ケージから外に取り出すべき信号端子数を大巾に
減らすことができる。(3)高耐圧PMOSおよび
NMOSトランジスタを、互いに独立にオン、オ
フさせることが容易であり、駆動回路の機能・能
力が増す。(4)最つとも、集積化しやすい「高耐圧
PMOSアレイとその制御用低電圧ロジツク回路」
および「高耐圧NMOSアレイとその制御用低電
圧ロジツク回路」のそれぞれを集積化したICを
組み合わせて使えばよいから、回路の大巾な集積
化が達成できる。これは、駆動回路の大巾なコス
トダウンと小型化をもたらす。(5)このような回路
を単に、もう一つ独立した低電圧電源を用意する
という容易な手段で実現することができる、
等々。
第５図は、本発明の回路の別な動作例を示すた
めの図であり、本図の例では、高耐圧NMOSト
ランジスタ２および制御用低電圧ロジツク回路４
のワース電極電位が、これまでの例のように接地
電位レベルでなく負電位となつている。本発明の
回路は、このように接地電位レベル以外の任意の
電位レベル間で動作せしめることができる。本図
では、負荷８の一方の端子が、接地になつている
がもちろん、この電位も本来任意である。外部か
ら低電圧ロジツク回路部に加えられる制御信号や
情報信号は、必ずしも、前例のようにキヤパシタ
を介してのみ行なわれる必要はなく、用途、状況
に応じて他の入力手段、たとえば抵抗分割等で与
えられてもかまわない。その場合、入力信号段の
数が少ないから、従来法の場合のように高電圧回
路だからといつて、消費電力が増大して困まると
いつたことはない。
めの図であり、本図の例では、高耐圧NMOSト
ランジスタ２および制御用低電圧ロジツク回路４
のワース電極電位が、これまでの例のように接地
電位レベルでなく負電位となつている。本発明の
回路は、このように接地電位レベル以外の任意の
電位レベル間で動作せしめることができる。本図
では、負荷８の一方の端子が、接地になつている
がもちろん、この電位も本来任意である。外部か
ら低電圧ロジツク回路部に加えられる制御信号や
情報信号は、必ずしも、前例のようにキヤパシタ
を介してのみ行なわれる必要はなく、用途、状況
に応じて他の入力手段、たとえば抵抗分割等で与
えられてもかまわない。その場合、入力信号段の
数が少ないから、従来法の場合のように高電圧回
路だからといつて、消費電力が増大して困まると
いつたことはない。
第６図は、前述の「高耐圧MOSトランジスタ
アレイと、その制御用低電圧ロジツク回路」をオ
ンチツプ化したICを用いて、いかに多数の駆動
用高電圧回路列を構成するかを例示した図であ
る。正電位側の高耐圧PMOS、IC１１，１２，
１３……は、VH、およびVH−VLの電源電位に接
続され、情報信号はたとえば、高電位側バツフア
回路として設けられた「HL回路」ブロツクを介
して入力され、たとえば、各IC内のシフトレジ
スタを通つて次ICに伝達される。負電位側（こ
こでは接地側）の高耐圧NMOS IC２１，２２，
２３，……は、VLおよび接地電位に接続され、
外部信号源との「インターフエイス回路LL」か
らの情報信号は、高耐圧NMOSICの低電圧ロジ
ツク回路を通じて伝達される。それぞれの高耐圧
ICの高耐圧MOSトランジスタ出力端子は、Ｐ、
Ｎ対で接続され、負荷駆動用出力端，，…
………を構成する。
アレイと、その制御用低電圧ロジツク回路」をオ
ンチツプ化したICを用いて、いかに多数の駆動
用高電圧回路列を構成するかを例示した図であ
る。正電位側の高耐圧PMOS、IC１１，１２，
１３……は、VH、およびVH−VLの電源電位に接
続され、情報信号はたとえば、高電位側バツフア
回路として設けられた「HL回路」ブロツクを介
して入力され、たとえば、各IC内のシフトレジ
スタを通つて次ICに伝達される。負電位側（こ
こでは接地側）の高耐圧NMOS IC２１，２２，
２３，……は、VLおよび接地電位に接続され、
外部信号源との「インターフエイス回路LL」か
らの情報信号は、高耐圧NMOSICの低電圧ロジ
ツク回路を通じて伝達される。それぞれの高耐圧
ICの高耐圧MOSトランジスタ出力端子は、Ｐ、
Ｎ対で接続され、負荷駆動用出力端，，…
………を構成する。
（発明の効果）
このような回路構成では、繰り返えし説明して
来たように、高耐圧Ｐ，NMOSトランジスタの
ゲート入力端を、ICチツプ外で個々に結線処理
する必要はなく、配線が容易となる。本回路構成
においては、単機能の個別部品はほとんど必要な
く、もつとも一般的なロジツク回路つき高耐圧
MOSトランジスタアレイICのみがあればよい。
従つて、全回路の大巾な集積化が実現される。本
回路構成は、高電圧出力回路数が多ければ、多い
ほど、他の従来の回路形式に比し、その利点を発
揮するものである。
来たように、高耐圧Ｐ，NMOSトランジスタの
ゲート入力端を、ICチツプ外で個々に結線処理
する必要はなく、配線が容易となる。本回路構成
においては、単機能の個別部品はほとんど必要な
く、もつとも一般的なロジツク回路つき高耐圧
MOSトランジスタアレイICのみがあればよい。
従つて、全回路の大巾な集積化が実現される。本
回路構成は、高電圧出力回路数が多ければ、多い
ほど、他の従来の回路形式に比し、その利点を発
揮するものである。
第１図は、一般的なCMOSインバータ回路を
示す図、第２図、第３図は、れぞれ、従来の抵抗
分割型、およびキヤパシタ結合ゲート入力型高電
圧CMOSインバータ回路を示す図であり、第４
図は、本発明にかかる一基準電位端が接地レベル
にある高電圧駆動回路の例、第５図は、たとえば
高電圧が正・負両電位にまたがる場合の本発明回
路の構成例、第６図は、本発明の回路を低電圧ロ
ジツク回路付き高耐圧MOSトランジスタアレイ
ICで実現しようとした場合の回路構成例、をそ
れぞれ示した図であり、各図において、１，２
は、それぞれ高耐圧PMOSおよびNMOSトラン
ジスタ、３，４は、それぞれ高耐圧PMOSおよ
びNMOSを制御するための低電圧ロジツク回路、
５，６は、それぞれ上記低電圧ロジツク回路のた
めの独立した低電圧電源、７は、外部信号の入力
端、８は、負荷を示す。
示す図、第２図、第３図は、れぞれ、従来の抵抗
分割型、およびキヤパシタ結合ゲート入力型高電
圧CMOSインバータ回路を示す図であり、第４
図は、本発明にかかる一基準電位端が接地レベル
にある高電圧駆動回路の例、第５図は、たとえば
高電圧が正・負両電位にまたがる場合の本発明回
路の構成例、第６図は、本発明の回路を低電圧ロ
ジツク回路付き高耐圧MOSトランジスタアレイ
ICで実現しようとした場合の回路構成例、をそ
れぞれ示した図であり、各図において、１，２
は、それぞれ高耐圧PMOSおよびNMOSトラン
ジスタ、３，４は、それぞれ高耐圧PMOSおよ
びNMOSを制御するための低電圧ロジツク回路、
５，６は、それぞれ上記低電圧ロジツク回路のた
めの独立した低電圧電源、７は、外部信号の入力
端、８は、負荷を示す。
Claims (1)
- １ 独立した第１の低電圧電源部を有する第１の
低電圧ロジツク回路によつて制御される１個もし
くは複数個の高耐圧PMOSトランジスタのドレ
イン電極と、独立した第２の低電圧電源部を有す
る第２の低電圧ロジツク回路によつて制御される
１個もしくは複数個の高耐圧NMOSトランジス
タのドレイン電極とを一対づつ共通接続して相補
構成の高電圧出力回路となし、第３の低電圧ロジ
ツク回路からの入力信号によつて第１および第２
の低電圧ロジツク回路を同期動作せしめ、該相補
構成の１個もしくは複数個の高電圧出力回路を制
御するようにしたことを特徴とする駆動用電子回
路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59038024A JPS60182488A (ja) | 1984-02-29 | 1984-02-29 | 駆動用電子回路 |
| US06/706,666 US4677317A (en) | 1984-02-29 | 1985-02-28 | High voltage signal output circuit provided with low voltage drive signal processing stages |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59038024A JPS60182488A (ja) | 1984-02-29 | 1984-02-29 | 駆動用電子回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60182488A JPS60182488A (ja) | 1985-09-18 |
| JPH0564360B2 true JPH0564360B2 (ja) | 1993-09-14 |
Family
ID=12514000
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59038024A Granted JPS60182488A (ja) | 1984-02-29 | 1984-02-29 | 駆動用電子回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4677317A (ja) |
| JP (1) | JPS60182488A (ja) |
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|---|---|---|---|---|
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-
1984
- 1984-02-29 JP JP59038024A patent/JPS60182488A/ja active Granted
-
1985
- 1985-02-28 US US06/706,666 patent/US4677317A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4677317A (en) | 1987-06-30 |
| JPS60182488A (ja) | 1985-09-18 |
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|---|---|---|---|
| EXPY | Cancellation because of completion of term |