JPH0564902B2 - - Google Patents
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- JPH0564902B2 JPH0564902B2 JP60197319A JP19731985A JPH0564902B2 JP H0564902 B2 JPH0564902 B2 JP H0564902B2 JP 60197319 A JP60197319 A JP 60197319A JP 19731985 A JP19731985 A JP 19731985A JP H0564902 B2 JPH0564902 B2 JP H0564902B2
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- signal
- polarity
- circuit
- flip
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、データ信号符号変換用の集積回路に
利用される。特に、入力信号および出力信号の極
性切替えに用いられる極性切替回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention is utilized in an integrated circuit for data signal code conversion. In particular, the present invention relates to a polarity switching circuit used for switching the polarity of an input signal and an output signal.
データ符号変換用集積回路の入力信号および出
力信号の極性は、集積回路が使用される用途によ
つてさまざまである場合が多い。このため、汎用
的にデータ符号変換用集積回路を使用できるよう
にするためには、入力信号および出力信号の極性
が外部端子により任意に切替える機能を備えるこ
とが望まれている。 The polarities of the input and output signals of integrated circuits for data encoding often vary depending on the application for which the integrated circuit is used. Therefore, in order to make the integrated circuit for data code conversion usable for general use, it is desired to have a function of arbitrarily switching the polarity of the input signal and the output signal using an external terminal.
本発明は、入力信号および出力信号の極性を切
り替える極性切替回路において、
出力側の極性切替部を最終段のフリツプフロツ
プ回路の前に挿入し、極性選択信号に応じてこの
フリツプフロツプ回路のセツトあるいはリセツト
を行う選択回路を備えることにより、
出力側の極性切替部でのデータ信号の遅延を解
消し、また従来のリセツト信号による出力信号の
リセツトが極性選択信号に対応することを確保で
きるようにしたものである。
The present invention provides a polarity switching circuit that switches the polarity of an input signal and an output signal by inserting an output side polarity switching section before a flip-flop circuit at the final stage, and setting or resetting the flip-flop circuit according to a polarity selection signal. By providing a selection circuit that performs polarity selection, the data signal delay at the polarity switching section on the output side is eliminated, and it is also possible to ensure that the reset of the output signal by the conventional reset signal corresponds to the polarity selection signal. be.
第３図は従来の極性切替回路を示すブロツク構
成図である。
FIG. 3 is a block diagram showing a conventional polarity switching circuit.
第３図において、参照番号１は極性選択信号入
力端子、参照番号２はリセツト信号入力端子、参
照番号３はデータ信号入力端子、参照番号６はデ
ータ信号出力端子、参照番号７はクロツク信号出
力端子である。 In FIG. 3, reference number 1 is a polarity selection signal input terminal, reference number 2 is a reset signal input terminal, reference number 3 is a data signal input terminal, reference number 6 is a data signal output terminal, and reference number 7 is a clock signal output terminal. It is.
データ信号入力端子３のデータ信号は極性切替
部１１に入力され、極性選択信号入力端子１の極
性選択信号により極性が制御されて信号処理部１
２に送出される。信号処理部１２は、CMI符号
変換回路、Ｂ８Ｚ５回路あるいはmB１Ｃ回路等
の符号変換回路が用いられるもので、符号変換処
理されたデータ信号４および抽出されたクロツク
信号５がフリツプフロツプ回路１４に送出され
る。フリツプフロツプ回路１４の出力は極性切替
部１３に入力し、極性選択信号により極性が制御
されてデータ信号出力端子４に送出される。リセ
ツト信号入力端子２のリセツト信号はフリツプフ
ロツプ回路１４のリセツト端子に入力される。 The data signal at the data signal input terminal 3 is input to the polarity switching unit 11, and the polarity is controlled by the polarity selection signal at the polarity selection signal input terminal 1, and the signal processing unit 1
2. The signal processing section 12 uses a code conversion circuit such as a CMI code conversion circuit, a B8Z5 circuit, or an mB1C circuit, and sends the code-converted data signal 4 and extracted clock signal 5 to the flip-flop circuit 14. . The output of the flip-flop circuit 14 is input to the polarity switching section 13, the polarity of which is controlled by a polarity selection signal, and sent to the data signal output terminal 4. The reset signal at the reset signal input terminal 2 is input to the reset terminal of the flip-flop circuit 14.
ところが、このような従来の極性切替回路で
は、出力側の極性切替部１３が最終段のフリツプ
フロツプ回路１４のあとに接続されているため
に、データ信号出力端子６のデータ信号がクロツ
ク信号出力端子７のクロツク信号に対して、極性
切替部１３を通過した分だけ遅延する欠点があつ
た。特に、ビツトレートの高い信号を扱う場合に
はこの遅延時間差を無視することができないなど
の問題点があつた。
However, in such a conventional polarity switching circuit, since the polarity switching section 13 on the output side is connected after the final stage flip-flop circuit 14, the data signal at the data signal output terminal 6 is connected to the clock signal output terminal 7. There is a drawback that the clock signal is delayed by the amount that passes through the polarity switching section 13. Particularly when dealing with high bit rate signals, this delay time difference cannot be ignored.
本発明は、このような従来の問題点を解決する
もので、極性切替回路を通過したデータ信号と抽
出されたクロツク信号との遅延時間差を解消でき
る極性切替回路を提供することを目的とする。 SUMMARY OF THE INVENTION The present invention has been made to solve these conventional problems, and it is an object of the present invention to provide a polarity switching circuit that can eliminate the delay time difference between the data signal that has passed through the polarity switching circuit and the extracted clock signal.
本発明は、極性選択信号により入力信号の極性
を切り替える第一の極性切替部と、この第一の極
性切替部の出力信号を処理する符号変換回路を含
む信号処理部と、この信号処理部の出力信号をリ
セツト信号によりその極性を固定するフリツプフ
ロツプ回路および上記極性選択信号によりその極
性を切り替える第二の極性切替部とを備えた極性
切替回路において、上記信号処理部の出力信号は
上記第二の極性切替部を介して上記フリツプフロ
ツプ回路に入力する構成であり、上記リセツト信
号および上記極性選択信号を入力し、上記フリツ
プフロツプ回路をセツトあるいはリセツトする選
択回路を設けたことを特徴とする。
The present invention provides a first polarity switching unit that switches the polarity of an input signal using a polarity selection signal, a signal processing unit including a code conversion circuit that processes an output signal of the first polarity switching unit, and a signal processing unit that In a polarity switching circuit comprising a flip-flop circuit that fixes the polarity of an output signal using a reset signal and a second polarity switching unit that switches the polarity of the output signal using the polarity selection signal, the output signal of the signal processing unit The polarity is input to the flip-flop circuit through a polarity switching section, and is characterized by a selection circuit that inputs the reset signal and the polarity selection signal to set or reset the flip-flop circuit.
本発明は、出力側の極性切替部を最終段のフリ
ツプフロツプ回路の前に挿入することにより、出
力データ信号とクロツク信号との遅延時間差を解
消することができる。
The present invention can eliminate the delay time difference between the output data signal and the clock signal by inserting the output side polarity switching section before the final stage flip-flop circuit.
しかし、このような構成においても従来の極性
切替回路のように、フリツプフロツプ回路をリセ
ツトしても、データ信号出力端子に取り出される
データ信号の極性は極性選択信号に従つて変えら
れなければならない。したがつて、極性選択信号
およびリセツト信号を入力し、フリツプフロツプ
回路のセツトあるいはリセツトを制御する選択回
路を設けることにより、データ信号出力端子に取
り出されるデータ信号の極性を極性選択信号に対
応させることができる。 However, even in such a configuration, like the conventional polarity switching circuit, even if the flip-flop circuit is reset, the polarity of the data signal taken out to the data signal output terminal must be changed in accordance with the polarity selection signal. Therefore, by providing a selection circuit that inputs the polarity selection signal and the reset signal and controls the setting or reset of the flip-flop circuit, it is possible to make the polarity of the data signal taken out to the data signal output terminal correspond to the polarity selection signal. can.
以下、本発明の実施例方式を図面に基づいて説
明する。
DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to the drawings.
第１図は、本発明の一実施例を示すブロツク構
成図である。第１図において、参照番号１は極性
選択信号入力端子、参照番号２はリセツト信号入
力端子、参照番号３はデータ信号入力端子、参照
番号６はデータ信号出力端子、参照番号７はクロ
ツク信号出力端子である。 FIG. 1 is a block diagram showing one embodiment of the present invention. In FIG. 1, reference number 1 is a polarity selection signal input terminal, reference number 2 is a reset signal input terminal, reference number 3 is a data signal input terminal, reference number 6 is a data signal output terminal, and reference number 7 is a clock signal output terminal. It is.
データ信号入力端子３のデータ信号は極性切替
部１１を介して信号処理部１２に入力され、信号
処理部１２から処理されたデータ信号４が極性切
替部１３を介してフリツプフロツプ回路１４に、
抽出されたクロツク信号５がフリツプフロツプ回
路１４およびクロツク信号出力端子７に出力され
る。フリツプフロツプ回路１４の出力がデータ信
号出力端子６に接続される。一方、極性選択信号
入力端子１の極性選択信号は極性切替部１１，１
３および選択回路１５に入力し、リセツト信号入
力端子２のリセツト信号は選択回路１５に入力す
る。選択回路１５の出力はそれぞれフリツプフロ
ツプ回路１４のセツト端子Ｓおよびリセツト端子
Ｒに接続される。 The data signal at the data signal input terminal 3 is input to the signal processing section 12 via the polarity switching section 11, and the processed data signal 4 from the signal processing section 12 is input to the flip-flop circuit 14 via the polarity switching section 13.
The extracted clock signal 5 is output to the flip-flop circuit 14 and the clock signal output terminal 7. The output of flip-flop circuit 14 is connected to data signal output terminal 6. On the other hand, the polarity selection signal of the polarity selection signal input terminal 1 is transmitted to the polarity switching section 11, 1.
3 and the selection circuit 15, and the reset signal at the reset signal input terminal 2 is input to the selection circuit 15. The outputs of the selection circuit 15 are connected to the set terminal S and the reset terminal R of the flip-flop circuit 14, respectively.
本発明回路の動作については、第２図を参照し
て詳細に説明する。 The operation of the circuit of the present invention will be explained in detail with reference to FIG.
第２図は、本発明極性選択回路に用いられる極
性切替部および選択回路の一実施例を示す回路図
である。第２図において、選択回路１５は極性選
択信号入力端子１の極性選択信号、およびリセツ
ト信号入力端子２のリセツト信号を入力し、出力
がフリツプフロツプ回路１４のセツト端子Ｓに接
続されるOR回路IC１、NOT回路IC２を介した
極性選択信号１の反転信号およびリセツト信号を
入力し、出力がフリツプフロツプ回路１４のリセ
ツト端子Ｒに接続されるOR回路IC３により構成
され、極性切替部１３は極性選択信号およびデー
タ信号４を入力し、出力がフリツプフロツプ回路
１４のＤ端子に接続されるエクスクルーシブOR
回路IC４により構成される。 FIG. 2 is a circuit diagram showing an embodiment of the polarity switching section and selection circuit used in the polarity selection circuit of the present invention. In FIG. 2, the selection circuit 15 inputs the polarity selection signal at the polarity selection signal input terminal 1 and the reset signal at the reset signal input terminal 2, and includes an OR circuit IC1 whose output is connected to the set terminal S of the flip-flop circuit 14; It is composed of an OR circuit IC3 which inputs an inverted signal of the polarity selection signal 1 via the NOT circuit IC2 and a reset signal, and whose output is connected to the reset terminal R of the flip-flop circuit 14. Exclusive OR input signal 4 and output connected to D terminal of flip-flop circuit 14
It is composed of circuit IC4.
フリツプフロツプ回路１４はローレベルの信号
でセツトあるいはリセツトされるようになつてい
る。 The flip-flop circuit 14 is set or reset by a low level signal.
極性選択信号入力端子１からローレベルの極性
選択信号、およびリセツト信号入力端子２からハ
イレベルのリセツト信号が入力された場合には、
極性切替部１１，１３の入出力が同じ極性にな
り、フリツプフロツプ回路１４の出力はデータ信
号４と同じ極性になるので、データ信号出力端子
６にはデータ信号入力端子３のデータ信号と同じ
極性の信号が出力される。このとき、選択回路１
５の各出力はともにハイレベルになつているの
で、フリツプフロツプ回路１４はセツトもリセツ
トもされない状態である。 When a low level polarity selection signal is input from the polarity selection signal input terminal 1 and a high level reset signal is input from the reset signal input terminal 2,
The input and output of the polarity switching units 11 and 13 have the same polarity, and the output of the flip-flop circuit 14 has the same polarity as the data signal 4, so the data signal output terminal 6 receives a data signal of the same polarity as the data signal of the data signal input terminal 3. A signal is output. At this time, selection circuit 1
Since each output of the flip-flop circuit 5 is at a high level, the flip-flop circuit 14 is neither set nor reset.
次に極性選択信号をハイレベルにすると、極性
切替部１１，１３のそれぞれで入出力の極性が反
転し、信号処理部１２では極性が反転したデータ
信号を処理し、データ信号出力端子６にはデータ
信号入力端子３のデータ信号と同じ極性の信号が
出力される。このときも同様に選択回路１５の各
出力はともにハイレベルになつているので、フリ
ツプフロツプ回路１４はセツトもリセツトもされ
ない状態である。 Next, when the polarity selection signal is set to high level, the polarity of the input and output is inverted in each of the polarity switching units 11 and 13, the signal processing unit 12 processes the data signal with the inverted polarity, and the data signal output terminal 6 is A signal having the same polarity as the data signal at the data signal input terminal 3 is output. At this time as well, since each output of the selection circuit 15 is at a high level, the flip-flop circuit 14 is neither set nor reset.
ここで、リセツト信号をローレベルにすると、
極性選択信号がローレベルのときにはフリツプフ
ロツプ回路１４のセツト端子Ｓがローレベルにな
るので、フリツプフロツプ回路１４の出力はハイ
レベルに固定され、したがつてデータ信号出力端
子６の信号をハイレベルにすることができる。極
性選択信号がハイレベルのときには、フリツプフ
ロツプ回路１４のリセツト端子Ｒがローレベルに
なるので、フリツプフロツプ回路１４の出力はロ
ーレベルに固定され、したがつてデータ信号出力
端子６の信号をローレベルにすることができる。 Here, when the reset signal is set to low level,
When the polarity selection signal is at a low level, the set terminal S of the flip-flop circuit 14 is at a low level, so the output of the flip-flop circuit 14 is fixed at a high level, and therefore the signal at the data signal output terminal 6 is set at a high level. I can do it. When the polarity selection signal is at a high level, the reset terminal R of the flip-flop circuit 14 is at a low level, so the output of the flip-flop circuit 14 is fixed at a low level, and therefore the signal at the data signal output terminal 6 is set at a low level. be able to.
本発明は、以上説明したように、信号処理部で
抽出されたクロツク信号と極性切替部を通過した
データ信号との遅延時間差を解消することがで
き、したがつてビツトレートの高い信号を扱う場
合でも支障なく本発明極性切替回路を用いること
ができる効果がある。
As explained above, the present invention can eliminate the delay time difference between the clock signal extracted by the signal processing section and the data signal that has passed through the polarity switching section, and therefore even when handling high bit rate signals. This has the advantage that the polarity switching circuit of the present invention can be used without any problems.
第１図は本発明の一実施例を示すブロツク構成
図。第２図は本発明実施例回路の要部回路図。第
３図は従来例極性切替回路のブロツク構成図。
１……極性選択信号入力端子、２……リセツト
信号入力端子、３……データ信号入力端子、４…
…データ信号、５……クロツク信号、６……デー
タ信号出力端子、７……クロツク信号出力端子、
１１，１３……極性切替部、１２……信号処理
部、１４……フリツプフロツプ回路、１５……選
択回路。
FIG. 1 is a block diagram showing one embodiment of the present invention. FIG. 2 is a circuit diagram of a main part of a circuit according to an embodiment of the present invention. FIG. 3 is a block diagram of a conventional polarity switching circuit. 1...Polarity selection signal input terminal, 2...Reset signal input terminal, 3...Data signal input terminal, 4...
...data signal, 5...clock signal, 6...data signal output terminal, 7...clock signal output terminal,
11, 13...Polarity switching unit, 12...Signal processing unit, 14...Flip-flop circuit, 15...Selection circuit.
Claims (1)
える第一の極性切替部と、 この第一の極性切替部の出力信号を処理する符
号変換回路を含む信号処理部と、 この信号処理部の出力信号をリセツト信号によ
りその極性を固定するフリツプフロツプ回路およ
び上記極性選択信号によりその極性を切り替える
第二の極性切替部と を備えた極性切替回路において、 上記信号処理部の出力信号は上記第二の極性切
替部を介して上記フリツプフロツプ回路に入力す
る構成であり、 上記リセツト信号および上記極性選択信号を入
力し、上記フリツプフロツプ回路をセツトあるい
はリセツトする選択回路を設けた ことを特徴とする極性切替回路。[Claims] 1. A first polarity switching section that switches the polarity of an input signal using a polarity selection signal; A signal processing section that includes a code conversion circuit that processes the output signal of the first polarity switching section; A polarity switching circuit comprising a flip-flop circuit that fixes the polarity of the output signal of the processing section using a reset signal, and a second polarity switching section that switches the polarity of the output signal of the processing section according to the polarity selection signal, wherein the output signal of the signal processing section is The polarity is inputted to the flip-flop circuit through a second polarity switching section, and includes a selection circuit that inputs the reset signal and the polarity selection signal to set or reset the flip-flop circuit. switching circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19731985A JPS6258751A (en) | 1985-09-06 | 1985-09-06 | Polarity switching circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19731985A JPS6258751A (en) | 1985-09-06 | 1985-09-06 | Polarity switching circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6258751A JPS6258751A (en) | 1987-03-14 |
| JPH0564902B2 true JPH0564902B2 (en) | 1993-09-16 |
Family
ID=16372477
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19731985A Granted JPS6258751A (en) | 1985-09-06 | 1985-09-06 | Polarity switching circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6258751A (en) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5528614A (en) * | 1978-08-21 | 1980-02-29 | Fujitsu Ltd | Data demodulation system |
-
1985
- 1985-09-06 JP JP19731985A patent/JPS6258751A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6258751A (en) | 1987-03-14 |
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