JPH0564902B2 - - Google Patents
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- Publication number
- JPH0564902B2 JPH0564902B2 JP60197319A JP19731985A JPH0564902B2 JP H0564902 B2 JPH0564902 B2 JP H0564902B2 JP 60197319 A JP60197319 A JP 60197319A JP 19731985 A JP19731985 A JP 19731985A JP H0564902 B2 JPH0564902 B2 JP H0564902B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- polarity
- circuit
- flip
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、データ信号符号変換用の集積回路に
利用される。特に、入力信号および出力信号の極
性切替えに用いられる極性切替回路に関する。
利用される。特に、入力信号および出力信号の極
性切替えに用いられる極性切替回路に関する。
データ符号変換用集積回路の入力信号および出
力信号の極性は、集積回路が使用される用途によ
つてさまざまである場合が多い。このため、汎用
的にデータ符号変換用集積回路を使用できるよう
にするためには、入力信号および出力信号の極性
が外部端子により任意に切替える機能を備えるこ
とが望まれている。
力信号の極性は、集積回路が使用される用途によ
つてさまざまである場合が多い。このため、汎用
的にデータ符号変換用集積回路を使用できるよう
にするためには、入力信号および出力信号の極性
が外部端子により任意に切替える機能を備えるこ
とが望まれている。
本発明は、入力信号および出力信号の極性を切
り替える極性切替回路において、 出力側の極性切替部を最終段のフリツプフロツ
プ回路の前に挿入し、極性選択信号に応じてこの
フリツプフロツプ回路のセツトあるいはリセツト
を行う選択回路を備えることにより、 出力側の極性切替部でのデータ信号の遅延を解
消し、また従来のリセツト信号による出力信号の
リセツトが極性選択信号に対応することを確保で
きるようにしたものである。
り替える極性切替回路において、 出力側の極性切替部を最終段のフリツプフロツ
プ回路の前に挿入し、極性選択信号に応じてこの
フリツプフロツプ回路のセツトあるいはリセツト
を行う選択回路を備えることにより、 出力側の極性切替部でのデータ信号の遅延を解
消し、また従来のリセツト信号による出力信号の
リセツトが極性選択信号に対応することを確保で
きるようにしたものである。
第３図は従来の極性切替回路を示すブロツク構
成図である。
成図である。
第３図において、参照番号１は極性選択信号入
力端子、参照番号２はリセツト信号入力端子、参
照番号３はデータ信号入力端子、参照番号６はデ
ータ信号出力端子、参照番号７はクロツク信号出
力端子である。
力端子、参照番号２はリセツト信号入力端子、参
照番号３はデータ信号入力端子、参照番号６はデ
ータ信号出力端子、参照番号７はクロツク信号出
力端子である。
データ信号入力端子３のデータ信号は極性切替
部１１に入力され、極性選択信号入力端子１の極
性選択信号により極性が制御されて信号処理部１
２に送出される。信号処理部１２は、CMI符号
変換回路、Ｂ８Ｚ５回路あるいはmB１Ｃ回路等
の符号変換回路が用いられるもので、符号変換処
理されたデータ信号４および抽出されたクロツク
信号５がフリツプフロツプ回路１４に送出され
る。フリツプフロツプ回路１４の出力は極性切替
部１３に入力し、極性選択信号により極性が制御
されてデータ信号出力端子４に送出される。リセ
ツト信号入力端子２のリセツト信号はフリツプフ
ロツプ回路１４のリセツト端子に入力される。
部１１に入力され、極性選択信号入力端子１の極
性選択信号により極性が制御されて信号処理部１
２に送出される。信号処理部１２は、CMI符号
変換回路、Ｂ８Ｚ５回路あるいはmB１Ｃ回路等
の符号変換回路が用いられるもので、符号変換処
理されたデータ信号４および抽出されたクロツク
信号５がフリツプフロツプ回路１４に送出され
る。フリツプフロツプ回路１４の出力は極性切替
部１３に入力し、極性選択信号により極性が制御
されてデータ信号出力端子４に送出される。リセ
ツト信号入力端子２のリセツト信号はフリツプフ
ロツプ回路１４のリセツト端子に入力される。
ところが、このような従来の極性切替回路で
は、出力側の極性切替部１３が最終段のフリツプ
フロツプ回路１４のあとに接続されているため
に、データ信号出力端子６のデータ信号がクロツ
ク信号出力端子７のクロツク信号に対して、極性
切替部１３を通過した分だけ遅延する欠点があつ
た。特に、ビツトレートの高い信号を扱う場合に
はこの遅延時間差を無視することができないなど
の問題点があつた。
は、出力側の極性切替部１３が最終段のフリツプ
フロツプ回路１４のあとに接続されているため
に、データ信号出力端子６のデータ信号がクロツ
ク信号出力端子７のクロツク信号に対して、極性
切替部１３を通過した分だけ遅延する欠点があつ
た。特に、ビツトレートの高い信号を扱う場合に
はこの遅延時間差を無視することができないなど
の問題点があつた。
本発明は、このような従来の問題点を解決する
もので、極性切替回路を通過したデータ信号と抽
出されたクロツク信号との遅延時間差を解消でき
る極性切替回路を提供することを目的とする。
もので、極性切替回路を通過したデータ信号と抽
出されたクロツク信号との遅延時間差を解消でき
る極性切替回路を提供することを目的とする。
本発明は、極性選択信号により入力信号の極性
を切り替える第一の極性切替部と、この第一の極
性切替部の出力信号を処理する符号変換回路を含
む信号処理部と、この信号処理部の出力信号をリ
セツト信号によりその極性を固定するフリツプフ
ロツプ回路および上記極性選択信号によりその極
性を切り替える第二の極性切替部とを備えた極性
切替回路において、上記信号処理部の出力信号は
上記第二の極性切替部を介して上記フリツプフロ
ツプ回路に入力する構成であり、上記リセツト信
号および上記極性選択信号を入力し、上記フリツ
プフロツプ回路をセツトあるいはリセツトする選
択回路を設けたことを特徴とする。
を切り替える第一の極性切替部と、この第一の極
性切替部の出力信号を処理する符号変換回路を含
む信号処理部と、この信号処理部の出力信号をリ
セツト信号によりその極性を固定するフリツプフ
ロツプ回路および上記極性選択信号によりその極
性を切り替える第二の極性切替部とを備えた極性
切替回路において、上記信号処理部の出力信号は
上記第二の極性切替部を介して上記フリツプフロ
ツプ回路に入力する構成であり、上記リセツト信
号および上記極性選択信号を入力し、上記フリツ
プフロツプ回路をセツトあるいはリセツトする選
択回路を設けたことを特徴とする。
本発明は、出力側の極性切替部を最終段のフリ
ツプフロツプ回路の前に挿入することにより、出
力データ信号とクロツク信号との遅延時間差を解
消することができる。
ツプフロツプ回路の前に挿入することにより、出
力データ信号とクロツク信号との遅延時間差を解
消することができる。
しかし、このような構成においても従来の極性
切替回路のように、フリツプフロツプ回路をリセ
ツトしても、データ信号出力端子に取り出される
データ信号の極性は極性選択信号に従つて変えら
れなければならない。したがつて、極性選択信号
およびリセツト信号を入力し、フリツプフロツプ
回路のセツトあるいはリセツトを制御する選択回
路を設けることにより、データ信号出力端子に取
り出されるデータ信号の極性を極性選択信号に対
応させることができる。
切替回路のように、フリツプフロツプ回路をリセ
ツトしても、データ信号出力端子に取り出される
データ信号の極性は極性選択信号に従つて変えら
れなければならない。したがつて、極性選択信号
およびリセツト信号を入力し、フリツプフロツプ
回路のセツトあるいはリセツトを制御する選択回
路を設けることにより、データ信号出力端子に取
り出されるデータ信号の極性を極性選択信号に対
応させることができる。
以下、本発明の実施例方式を図面に基づいて説
明する。
明する。
第１図は、本発明の一実施例を示すブロツク構
成図である。第１図において、参照番号１は極性
選択信号入力端子、参照番号２はリセツト信号入
力端子、参照番号３はデータ信号入力端子、参照
番号６はデータ信号出力端子、参照番号７はクロ
ツク信号出力端子である。
成図である。第１図において、参照番号１は極性
選択信号入力端子、参照番号２はリセツト信号入
力端子、参照番号３はデータ信号入力端子、参照
番号６はデータ信号出力端子、参照番号７はクロ
ツク信号出力端子である。
データ信号入力端子３のデータ信号は極性切替
部１１を介して信号処理部１２に入力され、信号
処理部１２から処理されたデータ信号４が極性切
替部１３を介してフリツプフロツプ回路１４に、
抽出されたクロツク信号５がフリツプフロツプ回
路１４およびクロツク信号出力端子７に出力され
る。フリツプフロツプ回路１４の出力がデータ信
号出力端子６に接続される。一方、極性選択信号
入力端子１の極性選択信号は極性切替部１１，１
３および選択回路１５に入力し、リセツト信号入
力端子２のリセツト信号は選択回路１５に入力す
る。選択回路１５の出力はそれぞれフリツプフロ
ツプ回路１４のセツト端子Ｓおよびリセツト端子
Ｒに接続される。
部１１を介して信号処理部１２に入力され、信号
処理部１２から処理されたデータ信号４が極性切
替部１３を介してフリツプフロツプ回路１４に、
抽出されたクロツク信号５がフリツプフロツプ回
路１４およびクロツク信号出力端子７に出力され
る。フリツプフロツプ回路１４の出力がデータ信
号出力端子６に接続される。一方、極性選択信号
入力端子１の極性選択信号は極性切替部１１，１
３および選択回路１５に入力し、リセツト信号入
力端子２のリセツト信号は選択回路１５に入力す
る。選択回路１５の出力はそれぞれフリツプフロ
ツプ回路１４のセツト端子Ｓおよびリセツト端子
Ｒに接続される。
本発明回路の動作については、第２図を参照し
て詳細に説明する。
て詳細に説明する。
第２図は、本発明極性選択回路に用いられる極
性切替部および選択回路の一実施例を示す回路図
である。第２図において、選択回路１５は極性選
択信号入力端子１の極性選択信号、およびリセツ
ト信号入力端子２のリセツト信号を入力し、出力
がフリツプフロツプ回路１４のセツト端子Ｓに接
続されるOR回路IC１、NOT回路IC２を介した
極性選択信号１の反転信号およびリセツト信号を
入力し、出力がフリツプフロツプ回路１４のリセ
ツト端子Ｒに接続されるOR回路IC３により構成
され、極性切替部１３は極性選択信号およびデー
タ信号４を入力し、出力がフリツプフロツプ回路
１４のＤ端子に接続されるエクスクルーシブOR
回路IC４により構成される。
性切替部および選択回路の一実施例を示す回路図
である。第２図において、選択回路１５は極性選
択信号入力端子１の極性選択信号、およびリセツ
ト信号入力端子２のリセツト信号を入力し、出力
がフリツプフロツプ回路１４のセツト端子Ｓに接
続されるOR回路IC１、NOT回路IC２を介した
極性選択信号１の反転信号およびリセツト信号を
入力し、出力がフリツプフロツプ回路１４のリセ
ツト端子Ｒに接続されるOR回路IC３により構成
され、極性切替部１３は極性選択信号およびデー
タ信号４を入力し、出力がフリツプフロツプ回路
１４のＤ端子に接続されるエクスクルーシブOR
回路IC４により構成される。
フリツプフロツプ回路１４はローレベルの信号
でセツトあるいはリセツトされるようになつてい
る。
でセツトあるいはリセツトされるようになつてい
る。
極性選択信号入力端子１からローレベルの極性
選択信号、およびリセツト信号入力端子２からハ
イレベルのリセツト信号が入力された場合には、
極性切替部１１，１３の入出力が同じ極性にな
り、フリツプフロツプ回路１４の出力はデータ信
号４と同じ極性になるので、データ信号出力端子
６にはデータ信号入力端子３のデータ信号と同じ
極性の信号が出力される。このとき、選択回路１
５の各出力はともにハイレベルになつているの
で、フリツプフロツプ回路１４はセツトもリセツ
トもされない状態である。
選択信号、およびリセツト信号入力端子２からハ
イレベルのリセツト信号が入力された場合には、
極性切替部１１，１３の入出力が同じ極性にな
り、フリツプフロツプ回路１４の出力はデータ信
号４と同じ極性になるので、データ信号出力端子
６にはデータ信号入力端子３のデータ信号と同じ
極性の信号が出力される。このとき、選択回路１
５の各出力はともにハイレベルになつているの
で、フリツプフロツプ回路１４はセツトもリセツ
トもされない状態である。
次に極性選択信号をハイレベルにすると、極性
切替部１１，１３のそれぞれで入出力の極性が反
転し、信号処理部１２では極性が反転したデータ
信号を処理し、データ信号出力端子６にはデータ
信号入力端子３のデータ信号と同じ極性の信号が
出力される。このときも同様に選択回路１５の各
出力はともにハイレベルになつているので、フリ
ツプフロツプ回路１４はセツトもリセツトもされ
ない状態である。
切替部１１，１３のそれぞれで入出力の極性が反
転し、信号処理部１２では極性が反転したデータ
信号を処理し、データ信号出力端子６にはデータ
信号入力端子３のデータ信号と同じ極性の信号が
出力される。このときも同様に選択回路１５の各
出力はともにハイレベルになつているので、フリ
ツプフロツプ回路１４はセツトもリセツトもされ
ない状態である。
ここで、リセツト信号をローレベルにすると、
極性選択信号がローレベルのときにはフリツプフ
ロツプ回路１４のセツト端子Ｓがローレベルにな
るので、フリツプフロツプ回路１４の出力はハイ
レベルに固定され、したがつてデータ信号出力端
子６の信号をハイレベルにすることができる。極
性選択信号がハイレベルのときには、フリツプフ
ロツプ回路１４のリセツト端子Ｒがローレベルに
なるので、フリツプフロツプ回路１４の出力はロ
ーレベルに固定され、したがつてデータ信号出力
端子６の信号をローレベルにすることができる。
極性選択信号がローレベルのときにはフリツプフ
ロツプ回路１４のセツト端子Ｓがローレベルにな
るので、フリツプフロツプ回路１４の出力はハイ
レベルに固定され、したがつてデータ信号出力端
子６の信号をハイレベルにすることができる。極
性選択信号がハイレベルのときには、フリツプフ
ロツプ回路１４のリセツト端子Ｒがローレベルに
なるので、フリツプフロツプ回路１４の出力はロ
ーレベルに固定され、したがつてデータ信号出力
端子６の信号をローレベルにすることができる。
本発明は、以上説明したように、信号処理部で
抽出されたクロツク信号と極性切替部を通過した
データ信号との遅延時間差を解消することがで
き、したがつてビツトレートの高い信号を扱う場
合でも支障なく本発明極性切替回路を用いること
ができる効果がある。
抽出されたクロツク信号と極性切替部を通過した
データ信号との遅延時間差を解消することがで
き、したがつてビツトレートの高い信号を扱う場
合でも支障なく本発明極性切替回路を用いること
ができる効果がある。
第１図は本発明の一実施例を示すブロツク構成
図。第２図は本発明実施例回路の要部回路図。第
３図は従来例極性切替回路のブロツク構成図。 １……極性選択信号入力端子、２……リセツト
信号入力端子、３……データ信号入力端子、４…
…データ信号、５……クロツク信号、６……デー
タ信号出力端子、７……クロツク信号出力端子、
１１，１３……極性切替部、１２……信号処理
部、１４……フリツプフロツプ回路、１５……選
択回路。
図。第２図は本発明実施例回路の要部回路図。第
３図は従来例極性切替回路のブロツク構成図。 １……極性選択信号入力端子、２……リセツト
信号入力端子、３……データ信号入力端子、４…
…データ信号、５……クロツク信号、６……デー
タ信号出力端子、７……クロツク信号出力端子、
１１，１３……極性切替部、１２……信号処理
部、１４……フリツプフロツプ回路、１５……選
択回路。
Claims (1)
- 【特許請求の範囲】 １ 極性選択信号により入力信号の極性を切り替
える第一の極性切替部と、 この第一の極性切替部の出力信号を処理する符
号変換回路を含む信号処理部と、 この信号処理部の出力信号をリセツト信号によ
りその極性を固定するフリツプフロツプ回路およ
び上記極性選択信号によりその極性を切り替える
第二の極性切替部と を備えた極性切替回路において、 上記信号処理部の出力信号は上記第二の極性切
替部を介して上記フリツプフロツプ回路に入力す
る構成であり、 上記リセツト信号および上記極性選択信号を入
力し、上記フリツプフロツプ回路をセツトあるい
はリセツトする選択回路を設けた ことを特徴とする極性切替回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19731985A JPS6258751A (ja) | 1985-09-06 | 1985-09-06 | 極性切替回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19731985A JPS6258751A (ja) | 1985-09-06 | 1985-09-06 | 極性切替回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6258751A JPS6258751A (ja) | 1987-03-14 |
| JPH0564902B2 true JPH0564902B2 (ja) | 1993-09-16 |
Family
ID=16372477
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19731985A Granted JPS6258751A (ja) | 1985-09-06 | 1985-09-06 | 極性切替回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6258751A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5528614A (en) * | 1978-08-21 | 1980-02-29 | Fujitsu Ltd | Data demodulation system |
-
1985
- 1985-09-06 JP JP19731985A patent/JPS6258751A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6258751A (ja) | 1987-03-14 |
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