JPH0566247A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0566247A JPH0566247A JP3214939A JP21493991A JPH0566247A JP H0566247 A JPH0566247 A JP H0566247A JP 3214939 A JP3214939 A JP 3214939A JP 21493991 A JP21493991 A JP 21493991A JP H0566247 A JPH0566247 A JP H0566247A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 17
- 239000000872 buffer Substances 0.000 claims abstract description 46
- 210000004899 c-terminal region Anatomy 0.000 claims description 8
- 230000002457 bidirectional effect Effects 0.000 abstract description 16
- 238000004519 manufacturing process Methods 0.000 abstract description 5
- 238000005259 measurement Methods 0.000 description 16
- 238000010586 diagram Methods 0.000 description 9
- 238000000034 method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000002950 deficient Effects 0.000 description 1
- 238000011990 functional testing Methods 0.000 description 1
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- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【目的】 量産時のテスト時間を、大幅に短縮すること
のできる半導体集積回路を提供する。 【構成】 本発明の半導体集積回路は、入力バッファ１
〜３、５および６と、双方向バッファ４および１３と、
入力制御回路７〜１０および１４と、出力バッファ１１
と、３ステートバッファ１２と、抵抗１５および１６
と、内部回路１７とを備えて構成される。１０１および
１０２は、それぞれ内部回路１７に対応する入力信号群
および出力信号群である。本発明の特徴とするところ
は、図１より明らかなように、内部回路１７に対応する
全ての入力バッファ１〜３、５および６の後段、および
全ての双方向バッファ４および１３の入力バッファ部分
の後段に、それぞれ入力制御回路７、８、９、１０およ
び１４が設けられており、その出力が内部回路１７に接
続されるように構成されていることである。
のできる半導体集積回路を提供する。 【構成】 本発明の半導体集積回路は、入力バッファ１
〜３、５および６と、双方向バッファ４および１３と、
入力制御回路７〜１０および１４と、出力バッファ１１
と、３ステートバッファ１２と、抵抗１５および１６
と、内部回路１７とを備えて構成される。１０１および
１０２は、それぞれ内部回路１７に対応する入力信号群
および出力信号群である。本発明の特徴とするところ
は、図１より明らかなように、内部回路１７に対応する
全ての入力バッファ１〜３、５および６の後段、および
全ての双方向バッファ４および１３の入力バッファ部分
の後段に、それぞれ入力制御回路７、８、９、１０およ
び１４が設けられており、その出力が内部回路１７に接
続されるように構成されていることである。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関す
る。
る。
【０００２】
【従来の技術】従来の半導体集積回路は、図５に１例が
示されるように、入力バッファ４３〜４５と、双方向バ
ッファ４６および４９と、出力バッファ４７と、３ステ
ートバッファ４８と、内部回路５０とを備えて構成され
ている。なお、１０５および１０６として示されるの
は、それぞれ内部回路５０に対応する入力信号群および
出力信号群である。
示されるように、入力バッファ４３〜４５と、双方向バ
ッファ４６および４９と、出力バッファ４７と、３ステ
ートバッファ４８と、内部回路５０とを備えて構成され
ている。なお、１０５および１０６として示されるの
は、それぞれ内部回路５０に対応する入力信号群および
出力信号群である。
【０００３】一般に、半導体集積回路の高密度化および
大規模化に伴ない、一つの半導体チップ内に取込まれる
機能も増加し、従って回路構成も複雑化して入出力の信
号数も著しく増大している。このように高集積化された
半導体集積回路においては、量産テスト時には、ＬＳＩ
テスタ等を用いてのテストが行われるが、この場合に
は、テスト時のコスト低減をも含めて、短時間にて当該
半導体集積回路の良否を判定することが要請される。通
常、テスト項目としては、機能試験、ＤＣ試験およびＡ
Ｃ試験等に大別されるが、この内、図５に示される従来
例についてＤＣ試験を行う場合には、先ず、双方向バッ
ファ４６の（入力リーク電流）＋（出力リーク電流）を
測定する際には、節点Ｃがローレベルとなり、双方向バ
ッファ４６の出力バッファがハイレベレとなる初期設定
が行われるが、このような場合には、仮にテスト時間短
縮を図るために、全ての入力バッファの（入力リーク電
流）および全ての双方向バッファの（入力リーク電流）
＋（出力リーク電流）を同時に測定しようとすると、接
地点から電流計を介して被測定ピンに接続するロウレベ
ルにおける入力リーク電流測定の場合には問題がない
が、その逆に、電源電圧ＶDDから電流計を介して被測定
ピンに接続すると、節点Ｂのレベルがハイレベルとな
り、内部回路５０を経由して節点Ｃのレベルもハイレベ
ルになる。即ち、このようなケースにおいては、入力バ
ッファのハイレベルにおける（入力リーク電流）＋（出
力リーク電流）が不良と判断されてしまう。
大規模化に伴ない、一つの半導体チップ内に取込まれる
機能も増加し、従って回路構成も複雑化して入出力の信
号数も著しく増大している。このように高集積化された
半導体集積回路においては、量産テスト時には、ＬＳＩ
テスタ等を用いてのテストが行われるが、この場合に
は、テスト時のコスト低減をも含めて、短時間にて当該
半導体集積回路の良否を判定することが要請される。通
常、テスト項目としては、機能試験、ＤＣ試験およびＡ
Ｃ試験等に大別されるが、この内、図５に示される従来
例についてＤＣ試験を行う場合には、先ず、双方向バッ
ファ４６の（入力リーク電流）＋（出力リーク電流）を
測定する際には、節点Ｃがローレベルとなり、双方向バ
ッファ４６の出力バッファがハイレベレとなる初期設定
が行われるが、このような場合には、仮にテスト時間短
縮を図るために、全ての入力バッファの（入力リーク電
流）および全ての双方向バッファの（入力リーク電流）
＋（出力リーク電流）を同時に測定しようとすると、接
地点から電流計を介して被測定ピンに接続するロウレベ
ルにおける入力リーク電流測定の場合には問題がない
が、その逆に、電源電圧ＶDDから電流計を介して被測定
ピンに接続すると、節点Ｂのレベルがハイレベルとな
り、内部回路５０を経由して節点Ｃのレベルもハイレベ
ルになる。即ち、このようなケースにおいては、入力バ
ッファのハイレベルにおける（入力リーク電流）＋（出
力リーク電流）が不良と判断されてしまう。
【０００４】このようなケースは、図５の従来例の場合
に限定されるものではなく、内部回路５０の内部構成等
により種々のケースがあり得るが、何れにしても必ず生
起する類の問題である。そして更に、例えば、ＣＭＯＳ
型ＬＳＩについて安定な測定を実現するためには、双方
向ピンがある場合においては、被測定ピンにおける測定
レベルが適合するテストパターンを用いて測定を行い、
測定後においては、測定手順とは逆の手順により解除す
ることが必要となる。
に限定されるものではなく、内部回路５０の内部構成等
により種々のケースがあり得るが、何れにしても必ず生
起する類の問題である。そして更に、例えば、ＣＭＯＳ
型ＬＳＩについて安定な測定を実現するためには、双方
向ピンがある場合においては、被測定ピンにおける測定
レベルが適合するテストパターンを用いて測定を行い、
測定後においては、測定手順とは逆の手順により解除す
ることが必要となる。
【０００５】
【発明が解決しようとする課題】上述した従来の半導体
集積回路においては、ＬＳＩテスタによる量産テスト時
に、被測定ピンに対する測定の度ごとに初期設定を繰返
して行う必要があり、また各ピンに対する同時測定を避
ける必要があるために、テスト時間に多大の時間を要す
るという問題点がある。例えば、量産テストの内のＤＣ
試験に要するテスト時間Ｔt1は、次式により概算され
る。
集積回路においては、ＬＳＩテスタによる量産テスト時
に、被測定ピンに対する測定の度ごとに初期設定を繰返
して行う必要があり、また各ピンに対する同時測定を避
ける必要があるために、テスト時間に多大の時間を要す
るという問題点がある。例えば、量産テストの内のＤＣ
試験に要するテスト時間Ｔt1は、次式により概算され
る。
【０００６】 Ｔt1＝ｎ1 ・Ｔ1 ・Ｎt1＋ｎ2 ・Ｔ2 ・Ｎt2 ……………（１） ｎ1 ：入力ピン数 ｎ2 ：出力ピン数 Ｔ1 ：初期設定時間（入力側） Ｔ2 ：初期設定時間（出力側） Ｎt1：入力特性測定項目 Ｎt2：出力特性測定項目 このように、テスト時間はピン数に比例して長くなるの
で、高機能化されてピン数の多い半導体集積回路の場合
にはテスト時間が極めて長くなり、また、双方向ピンを
有する場合には、入力ピンと出力ピンとの機能を併有し
ているため、更にテスト時間が長くなる傾向となる。こ
のように、ＤＣ試験においては、多くのテスト時間を必
要とするが、この要因の主たるものは、複数の被測定ピ
ンに対して、同時測定が困難であるという点にある。
で、高機能化されてピン数の多い半導体集積回路の場合
にはテスト時間が極めて長くなり、また、双方向ピンを
有する場合には、入力ピンと出力ピンとの機能を併有し
ているため、更にテスト時間が長くなる傾向となる。こ
のように、ＤＣ試験においては、多くのテスト時間を必
要とするが、この要因の主たるものは、複数の被測定ピ
ンに対して、同時測定が困難であるという点にある。
【０００７】従って、従来の半導体集積回路は、テスト
時間を短縮することができないという欠点とともに、ま
た、セミカスタムＬＳＩの特徴である短ＴＡＴに対して
支障を来たすという欠点がある。
時間を短縮することができないという欠点とともに、ま
た、セミカスタムＬＳＩの特徴である短ＴＡＴに対して
支障を来たすという欠点がある。
【０００８】
【課題を解決するための手段】本発明の半導体集積回路
は、外部からの入力信号に対応する全ての入力バッファ
の後段ならびに全ての入出力バッファの入力バッファ部
分の後段に、出力側が内部回路に接続され、所定の第１
および第２の制御信号を介して前記入力信号のレベル状
態を制御して内部回路に伝達する入力制御回路を個別に
備え、前記入力制御回路の制御機能として、前記第１お
よび第２の制御信号が共にハイレベルの状態にある時に
は、前記入力信号のレベル状態をそのまま内部回路に伝
達するように作用すること、前記第１の制御信号がロウ
レベルの状態にはなく、第２の制御信号のみがロウレベ
ルの状態にある時には、前記入力信号のそれ以前からの
レベル状態をそのままラッチして保持し、そのレベル状
態を内部回路に伝達するとともに、以降の入力信号の受
付けを阻止するように作用すること、前記第１の制御信
号がロウレベルの状態にはなく、第２の制御信号がハイ
レベルの状態にある時には、第１の制御信号がロウレベ
ルの状態からハイレベルの状態に転移するポジティブ・
エッジのタイミングにおける前記入力信号のレべル状態
をラッチして保持し、そのレベル状態を内部回路に伝達
するように作用すること、を特徴としている。
は、外部からの入力信号に対応する全ての入力バッファ
の後段ならびに全ての入出力バッファの入力バッファ部
分の後段に、出力側が内部回路に接続され、所定の第１
および第２の制御信号を介して前記入力信号のレベル状
態を制御して内部回路に伝達する入力制御回路を個別に
備え、前記入力制御回路の制御機能として、前記第１お
よび第２の制御信号が共にハイレベルの状態にある時に
は、前記入力信号のレベル状態をそのまま内部回路に伝
達するように作用すること、前記第１の制御信号がロウ
レベルの状態にはなく、第２の制御信号のみがロウレベ
ルの状態にある時には、前記入力信号のそれ以前からの
レベル状態をそのままラッチして保持し、そのレベル状
態を内部回路に伝達するとともに、以降の入力信号の受
付けを阻止するように作用すること、前記第１の制御信
号がロウレベルの状態にはなく、第２の制御信号がハイ
レベルの状態にある時には、第１の制御信号がロウレベ
ルの状態からハイレベルの状態に転移するポジティブ・
エッジのタイミングにおける前記入力信号のレべル状態
をラッチして保持し、そのレベル状態を内部回路に伝達
するように作用すること、を特徴としている。
【０００９】なお、前記入力制御回路は、Ｄ端子に前記
入力信号が接続されて、Ｃ端子に前記第１の制御信号が
接続されるラッチ回路と、Ｄ端子に前記入力信号が接続
されて、Ｃ端子に前記第１の制御信号が接続されるフリ
ップフロップ回路と、Ｉ1 端子に前記ラッチ回路のＱ端
子が接続され、Ｉ2 端子に前記フリップフロップ回路の
Ｑ端子が接続されて、Ｓ端子に前記第２の制御信号が接
続されるとともに、Ｏ端子を信号出力端子とするセレク
タ回路と、を備えて構成してもよく、または、Ｄ端子に
前記入力信号が接続されて、Ｃ端子に前記第１の制御信
号が接続される第１のラッチ回路と、Ｄ端子に前記第１
のラッチ回路の出力端子が接続されて、Ｃ端子に前記第
１の制御信号が接続される第２のラッチ回路と、Ｉ1 端
子に前記第１のラッチ回路の出力端子が接続され、Ｉ2
端子に前記第２のラッチ回路の出力端子が接続されて、
Ｓ端子に前記第２の制御信号が接続されるとともに、Ｏ
端子を信号出力端子とするセレクタ回路と、を備えて構
成してもよい。
入力信号が接続されて、Ｃ端子に前記第１の制御信号が
接続されるラッチ回路と、Ｄ端子に前記入力信号が接続
されて、Ｃ端子に前記第１の制御信号が接続されるフリ
ップフロップ回路と、Ｉ1 端子に前記ラッチ回路のＱ端
子が接続され、Ｉ2 端子に前記フリップフロップ回路の
Ｑ端子が接続されて、Ｓ端子に前記第２の制御信号が接
続されるとともに、Ｏ端子を信号出力端子とするセレク
タ回路と、を備えて構成してもよく、または、Ｄ端子に
前記入力信号が接続されて、Ｃ端子に前記第１の制御信
号が接続される第１のラッチ回路と、Ｄ端子に前記第１
のラッチ回路の出力端子が接続されて、Ｃ端子に前記第
１の制御信号が接続される第２のラッチ回路と、Ｉ1 端
子に前記第１のラッチ回路の出力端子が接続され、Ｉ2
端子に前記第２のラッチ回路の出力端子が接続されて、
Ｓ端子に前記第２の制御信号が接続されるとともに、Ｏ
端子を信号出力端子とするセレクタ回路と、を備えて構
成してもよい。
【００１０】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１１】図１は本発明の第１の実施例を示すブロッ
ク図である。図１に示されるように、本実施例は、入力
バッファ１〜３、５および６と、双方向バッファ４およ
び１３と、入力制御回路７〜１０および１４と、出力バ
ッファ１１と、３ステートバッファ１２と、抵抗１５お
よび１６と、内部回路１７とを備えて構成される。な
お、１０１および１０２として示されるのは、それぞれ
内部回路１７に対応する入力信号群および出力信号群で
ある。図１より明らかなように、本発明の前述の従来例
との相違点は、内部回路１７に対応する全ての入力バッ
ファ１〜３、５および６の後段、および全ての双方向バ
ッファ４および１３の入力バッファ部分の後段に、それ
ぞれ入力制御回路７〜１０および１４が設けられてお
り、その出力が、本来論理回路を形成するのに必要な内
部回路１７に接続されるように構成されていることであ
る。また、図２（ａ）および（ｂ）は、それぞれ上記の
入力制御回路の内部構成を示す論理回路図であり、入力
制御回路は、図２（ａ）の場合には、ラッチ回路１８、
フリップフロップ回路１９およびセレクタ回路２０によ
り構成され、また図２（ｂ）の場合には、ラッチ回路２
１、２２およびセレクタ回路２３により構成される。な
お、図３（ａ）、（ｂ）および（ｃ）は、図１および図
２に対応するモード
ク図である。図１に示されるように、本実施例は、入力
バッファ１〜３、５および６と、双方向バッファ４およ
び１３と、入力制御回路７〜１０および１４と、出力バ
ッファ１１と、３ステートバッファ１２と、抵抗１５お
よび１６と、内部回路１７とを備えて構成される。な
お、１０１および１０２として示されるのは、それぞれ
内部回路１７に対応する入力信号群および出力信号群で
ある。図１より明らかなように、本発明の前述の従来例
との相違点は、内部回路１７に対応する全ての入力バッ
ファ１〜３、５および６の後段、および全ての双方向バ
ッファ４および１３の入力バッファ部分の後段に、それ
ぞれ入力制御回路７〜１０および１４が設けられてお
り、その出力が、本来論理回路を形成するのに必要な内
部回路１７に接続されるように構成されていることであ
る。また、図２（ａ）および（ｂ）は、それぞれ上記の
入力制御回路の内部構成を示す論理回路図であり、入力
制御回路は、図２（ａ）の場合には、ラッチ回路１８、
フリップフロップ回路１９およびセレクタ回路２０によ
り構成され、また図２（ｂ）の場合には、ラッチ回路２
１、２２およびセレクタ回路２３により構成される。な
お、図３（ａ）、（ｂ）および（ｃ）は、図１および図
２に対応するモード
〔０〕、モード〔１〕およびモード
〔２〕における、入力制御回路（入力制御回路７を引
用）の動作波形図を示しており、それぞれ、これらの各
モードにおける節点Ａ、ＢおよびＥにおけるレベルを表
わしている。
〔２〕における、入力制御回路（入力制御回路７を引
用）の動作波形図を示しており、それぞれ、これらの各
モードにおける節点Ａ、ＢおよびＥにおけるレベルを表
わしている。
【００１２】上記の動作モードの定義については、節点
ＥおよびＦのレベルが共に“０”であるモードをモード
ＥおよびＦのレベルが共に“０”であるモードをモード
〔０〕とし、節点Ｅのレベルは可変として節点Ｆのレベ
ルが“０”であるモードをモード〔１〕とし、そして節
点Ｅのレベルは可変として節点Ｆのレベルを“１”とす
るモードをモード〔２〕としている。
ルが“０”であるモードをモード〔１〕とし、そして節
点Ｅのレベルは可変として節点Ｆのレベルを“１”とす
るモードをモード〔２〕としている。
【００１３】モード
〔０〕においては、図２（ａ）に示
される入力制御回路において、節点Ｅにおけるレベルが
“０”であるために、ラッチ回路１８およびフリップフ
ロップ回路１９は共に動作することなく、ラッチ回路１
８の出力としては、節点Ａのレベレがそのまま出力され
て、セレクタ回路２０に入力される。セレクタ回路２０
に対しては、節点Ｆにおけるレベルも入力されている
が、節点Ｆにおけるレベルが“０”であるために、ラッ
チ回路１８の方の出力が選択されて出力される（節点Ｂ
のレベル）。また、モード〔１〕においては、節点Ｅの
レベルが“０”の場合には、前述のモード
される入力制御回路において、節点Ｅにおけるレベルが
“０”であるために、ラッチ回路１８およびフリップフ
ロップ回路１９は共に動作することなく、ラッチ回路１
８の出力としては、節点Ａのレベレがそのまま出力され
て、セレクタ回路２０に入力される。セレクタ回路２０
に対しては、節点Ｆにおけるレベルも入力されている
が、節点Ｆにおけるレベルが“０”であるために、ラッ
チ回路１８の方の出力が選択されて出力される（節点Ｂ
のレベル）。また、モード〔１〕においては、節点Ｅの
レベルが“０”の場合には、前述のモード
〔０〕の場合
と全く同様となり、セレクタ回路２０からは節点Ａのレ
ベレがそのまま出力され（節点Ｂのレベル）、節点Ｅの
レベルが“１”の時には、その時の節点Ａにおけるレベ
ルがラッチ回路１８にラッチされ、以後、節点Ｅのレベ
ルが“０”の状態になるまで、入力バッファに与えられ
る入力信号は遮断される。次にモード〔２〕において
は、節点Ｆのレベルが“１”であるため、セレクタ回路
２０においてはフリップフロップ回路１９の出力が選択
される。従って、節点Ｅのレベルがロウレベルからハイ
レベルに変化するエッジのタイミングにおける節点Ａの
レベルが、そのまま保持されてセレクタ回路２０より出
力される（節点Ｂのレベル）。
と全く同様となり、セレクタ回路２０からは節点Ａのレ
ベレがそのまま出力され（節点Ｂのレベル）、節点Ｅの
レベルが“１”の時には、その時の節点Ａにおけるレベ
ルがラッチ回路１８にラッチされ、以後、節点Ｅのレベ
ルが“０”の状態になるまで、入力バッファに与えられ
る入力信号は遮断される。次にモード〔２〕において
は、節点Ｆのレベルが“１”であるため、セレクタ回路
２０においてはフリップフロップ回路１９の出力が選択
される。従って、節点Ｅのレベルがロウレベルからハイ
レベルに変化するエッジのタイミングにおける節点Ａの
レベルが、そのまま保持されてセレクタ回路２０より出
力される（節点Ｂのレベル）。
【００１４】従って、入力制御回路の動作としては、モ
ード
ード
〔０〕においては、入力制御回路がない場合と同様
となり、内部回路１７に対する入力バッファを含む一連
の回路としては、従来と全く同様の動作が行われる。モ
ード〔１〕においては、節点Ａのレベルが、節点Ｅのハ
イレベル・トリガにより節点Ｂに出力され、またモード
「２」においては、節点Ａのレベルが、節点Ｅのポジテ
ィブエッジ・トリガにより節点Ｂに出力される。この入
力制御回路の動作については、図２（ｂ）に示される入
力制御回路についても同様である。
となり、内部回路１７に対する入力バッファを含む一連
の回路としては、従来と全く同様の動作が行われる。モ
ード〔１〕においては、節点Ａのレベルが、節点Ｅのハ
イレベル・トリガにより節点Ｂに出力され、またモード
「２」においては、節点Ａのレベルが、節点Ｅのポジテ
ィブエッジ・トリガにより節点Ｂに出力される。この入
力制御回路の動作については、図２（ｂ）に示される入
力制御回路についても同様である。
【００１５】なお、図１において、節点ＥおよびＦに対
応する制御回路においては、入力バッファ５および６に
対応する制御端子は、それぞれ抵抗１５および１６を介
して接地されているため、この制御回路を操作しない場
合、即ちモード
応する制御回路においては、入力バッファ５および６に
対応する制御端子は、それぞれ抵抗１５および１６を介
して接地されているため、この制御回路を操作しない場
合、即ちモード
〔０〕の場合には、従来例と同様に動作
することは前述した通りである。
することは前述した通りである。
【００１６】次に、本実施例において、ＤＣ測定を行う
場合の手順について説明する。
場合の手順について説明する。
【００１７】先ず、内部回路１７が全て初期設定される
状態になるように、テストパターンを走行させる。双方
向バッファがある場合には、できるだけ入力モード状態
になパターンを選択する。この状態において、入力制御
回路７〜１０および１４にそれぞれ含まれるラッチ回路
１８およびフリップフロップ回路１９（図２（ａ）参
照）に対する制御信号である節点Ｅのレベルを、ロウレ
ベルからハイレベルにする。セレクタ回路２０に対する
制御信号である節点Ｆのレベルは、前述のモード〔１〕
および〔２〕を介して希望に沿って選択される。
状態になるように、テストパターンを走行させる。双方
向バッファがある場合には、できるだけ入力モード状態
になパターンを選択する。この状態において、入力制御
回路７〜１０および１４にそれぞれ含まれるラッチ回路
１８およびフリップフロップ回路１９（図２（ａ）参
照）に対する制御信号である節点Ｅのレベルを、ロウレ
ベルからハイレベルにする。セレクタ回路２０に対する
制御信号である節点Ｆのレベルは、前述のモード〔１〕
および〔２〕を介して希望に沿って選択される。
【００１８】この状態においては入力信号が保持されて
おり、同時にその後の入力信号の変化は遮断されてい
る。このために、従来例において発生したようなロウレ
ベルおよびハイレベルの特性の測定により、双方向バッ
ファ４の節点Ｃのレベルが切替わることはない。従っ
て、入力バッファの特性を同時測定することが可能とな
り、前述の（１）式において示されるテスト時間が短縮
されて、本発明におけるテスト時間Ｔt2は、次式により
概算される。
おり、同時にその後の入力信号の変化は遮断されてい
る。このために、従来例において発生したようなロウレ
ベルおよびハイレベルの特性の測定により、双方向バッ
ファ４の節点Ｃのレベルが切替わることはない。従っ
て、入力バッファの特性を同時測定することが可能とな
り、前述の（１）式において示されるテスト時間が短縮
されて、本発明におけるテスト時間Ｔt2は、次式により
概算される。
【００１９】 Ｔt2＝Ｔ1 ・Ｎt1＋ｎ2 ・Ｔ2 ・Ｎt2 ……………（２） ｎ2 ：出力ピン数 Ｔ1 ：初期設定時間（入力側） Ｔ2 ：初期設定時間（出力側） Ｎt1：入力特性測定項目 Ｎt2：出力特性測定項目 この効果を対比するために、具体的な数字を（１）式お
よび（２）式に代入して概算値を求めてみる。今、初期
設定時間Ｔ1 ＝０．０１（ｓ）、初期設定時間Ｔ2 ＝
０．０１（ｓ）、入力特性測定項目Ｎt1＝６（回）、出
力特性測定項目Ｎt2＝６（回）、入力ピン数ｎ1 ＝２０
０（本）、出力ピン数ｎ2 とし、双方向ピン数を２００
本とすると、ＤＣ試験のテスト時間は、従来の３６秒に
対して本発明においては１８秒となり、大きな改善効果
が得られる。
よび（２）式に代入して概算値を求めてみる。今、初期
設定時間Ｔ1 ＝０．０１（ｓ）、初期設定時間Ｔ2 ＝
０．０１（ｓ）、入力特性測定項目Ｎt1＝６（回）、出
力特性測定項目Ｎt2＝６（回）、入力ピン数ｎ1 ＝２０
０（本）、出力ピン数ｎ2 とし、双方向ピン数を２００
本とすると、ＤＣ試験のテスト時間は、従来の３６秒に
対して本発明においては１８秒となり、大きな改善効果
が得られる。
【００２０】なお、制御端子は、それぞれ半導体集積回
路に内蔵される抵抗によりロウレベルに固定されている
ので、端子数の制約上己むを得ず制御端子が設けられな
い場合においても、モード
路に内蔵される抵抗によりロウレベルに固定されている
ので、端子数の制約上己むを得ず制御端子が設けられな
い場合においても、モード
〔０〕に対応する動作となる
ので、従来通りとして動作は問題なく行われる。
ので、従来通りとして動作は問題なく行われる。
【００２１】次に、本発明の第２の実施例について説明
する。図４は、第２の実施例を示すブロック図である。
図４に示されるように、本実施例は、入力バッファ２４
〜２６、２８および２９と、双方向バッファ２７および
３８と、ＮＯＲ回路３０および３１と、入力制御回路３
２〜３５および３９と、出力バッファ３６と、３ステー
トバッファ３７と、抵抗４０および４１と、内部回路４
２とを備えて構成される。なお、１０３および１０４と
して示されるのは、それぞれ内部回路４２に対応する入
力信号群および出力信号群である。図１および図４の対
比より明らかなように、本実施例の第１の実施例と異な
る点は、制御回路を形成する回路に、本実施例において
はＮＯＲ回路３０および３１が付加されていることであ
る。それ以外の構成要素については、第１の実施例の場
合と同様である。
する。図４は、第２の実施例を示すブロック図である。
図４に示されるように、本実施例は、入力バッファ２４
〜２６、２８および２９と、双方向バッファ２７および
３８と、ＮＯＲ回路３０および３１と、入力制御回路３
２〜３５および３９と、出力バッファ３６と、３ステー
トバッファ３７と、抵抗４０および４１と、内部回路４
２とを備えて構成される。なお、１０３および１０４と
して示されるのは、それぞれ内部回路４２に対応する入
力信号群および出力信号群である。図１および図４の対
比より明らかなように、本実施例の第１の実施例と異な
る点は、制御回路を形成する回路に、本実施例において
はＮＯＲ回路３０および３１が付加されていることであ
る。それ以外の構成要素については、第１の実施例の場
合と同様である。
【００２２】本実施例においては、制御端子は、それぞ
れ抵抗４０および４１を介して接地されているので、入
力される制御信号がハイレベルになると、この間におい
て電流が流入する。この電流の流入を避けるために、本
実施例においては、節点Ｆの後段に、ＮＯＲ回路３０お
よび３１により形成されるラッチ回路が設けられてい
る。この状態において、節点ＥおよびＦのレベルとし
て、先ず、Ｅ＝“０”およびＦ＝“０”のレベルを与え
ると、節点Ｇのレベルは不定となり、次いで節点Ｅに対
して、ロウレベル−ハイレベル−ロウレベルのパルスを
与えると、節点Ｇのレベルは“０”となる。この状態で
あれば、節点ＥおよびＦにおけるレベルが共に“０”で
抵抗に電流が流入せず、節点Ｇのレベルが“０”となっ
て、動作モード〔１〕となる。引続いて節点Ｆにロウレ
ベル−ハイレベル−ロウレベルのパルスを与えると、節
点Ｇのレベルは“１”となり、動作モードをモード
〔２〕とすることができる。
れ抵抗４０および４１を介して接地されているので、入
力される制御信号がハイレベルになると、この間におい
て電流が流入する。この電流の流入を避けるために、本
実施例においては、節点Ｆの後段に、ＮＯＲ回路３０お
よび３１により形成されるラッチ回路が設けられてい
る。この状態において、節点ＥおよびＦのレベルとし
て、先ず、Ｅ＝“０”およびＦ＝“０”のレベルを与え
ると、節点Ｇのレベルは不定となり、次いで節点Ｅに対
して、ロウレベル−ハイレベル−ロウレベルのパルスを
与えると、節点Ｇのレベルは“０”となる。この状態で
あれば、節点ＥおよびＦにおけるレベルが共に“０”で
抵抗に電流が流入せず、節点Ｇのレベルが“０”となっ
て、動作モード〔１〕となる。引続いて節点Ｆにロウレ
ベル−ハイレベル−ロウレベルのパルスを与えると、節
点Ｇのレベルは“１”となり、動作モードをモード
〔２〕とすることができる。
【００２３】
【発明の効果】以上説明したように、本発明は、内部回
路に対応する入出力バッファならびに双方向バッファに
含まれる全ての入力バッファの後段に、所定の制御信号
を介して、外部からの入力信号に対する保持機能を有す
る入力制御回路を設けることにより、量産テスト時にお
けるＤＣ試験等において要するテスト時間を大幅に短縮
することができるという効果とともに、セミカスタムＬ
ＳＩの特徴である短ＴＡＴに対する障害を排除すること
ができるという効果がある。
路に対応する入出力バッファならびに双方向バッファに
含まれる全ての入力バッファの後段に、所定の制御信号
を介して、外部からの入力信号に対する保持機能を有す
る入力制御回路を設けることにより、量産テスト時にお
けるＤＣ試験等において要するテスト時間を大幅に短縮
することができるという効果とともに、セミカスタムＬ
ＳＩの特徴である短ＴＡＴに対する障害を排除すること
ができるという効果がある。
【図１】本発明の第１の実施例を示すブロック図であ
る。
る。
【図２】入力制御回路の内部構成を示すブロック図であ
る。
る。
【図３】入力制御回路の作用を示す動作波形図である。
【図４】本発明の第２の実施例を示すブロック図であ
る。
る。
【図５】従来例を示すブロック図である。
１〜３、５、６、２４〜２６、２８、２９、４３〜４５
入力バッファ ４、１３、２７、３８、４６、４９ 双方向バッファ ７〜１０、１４、３２〜３５、３９ 入力制御回路 １１、３６、４７ 出力バッファ １２、３７、４８ ３ステートバッファ １５、１６、４０、４１ 抵抗 １７、４２、５０ 内部回路 １８、２１、２２ ラッチ回路 １９ フリップフロップ回路 ２０、２３ セレクタ回路 ３０、３１ ＮＯＲ回路
入力バッファ ４、１３、２７、３８、４６、４９ 双方向バッファ ７〜１０、１４、３２〜３５、３９ 入力制御回路 １１、３６、４７ 出力バッファ １２、３７、４８ ３ステートバッファ １５、１６、４０、４１ 抵抗 １７、４２、５０ 内部回路 １８、２１、２２ ラッチ回路 １９ フリップフロップ回路 ２０、２３ セレクタ回路 ３０、３１ ＮＯＲ回路
Claims (3)
- 【請求項１】 外部からの入力信号に対応する全ての入
力バッファの後段ならびに全ての入出力バッファの入力
バッファ部分の後段に、出力側が内部回路に接続され、
所定の第１および第２の制御信号を介して前記入力信号
のレベル状態を制御して内部回路に伝達する入力制御回
路を個別に備え、 前記入力制御回路の制御機能として、 前記第１および第２の制御信号が共にハイレベルの状態
にある時には、前記入力信号のレベル状態をそのまま内
部回路に伝達するように作用すること、 前記第１の制御信号がロウレベルの状態にはなく、第２
の制御信号のみがロウレベルの状態にある時には、前記
入力信号のそれ以前からのレベル状態をそのままラッチ
して保持し、そのレベル状態を内部回路に伝達するとと
もに、以降の入力信号の受付けを阻止するように作用す
ること、 前記第１の制御信号がロウレベルの状態にはなく、第２
の制御信号がハイレベルの状態にある時には、第１の制
御信号がロウレベルの状態からハイレベルの状態に転移
するポジティブ・エッジのタイミングにおける前記入力
信号のレべル状態をラッチして保持し、そのレベル状態
を内部回路に伝達するように作用すること、 を特徴とする半導体集積回路。 - 【請求項２】 前記入力制御回路が、 Ｄ端子に前記入力信号が接続されて、Ｃ端子に前記第１
の制御信号が接続されるラッチ回路と、 Ｄ端子に前記入力信号が接続されて、Ｃ端子に前記第１
の制御信号が接続されるフリップフロップ回路と、 Ｉ1 端子に前記ラッチ回路のＱ端子が接続され、Ｉ2 端
子に前記フリップフロップ回路のＱ端子が接続されて、
Ｓ端子に前記第２の制御信号が接続されるとともに、Ｏ
端子を信号出力端子とするセレクタ回路と、 を備える請求項１記載の半導体集積回路。 - 【請求項３】 前記入力制御回路が、 Ｄ端子に前記入力信号が接続されて、Ｃ端子に前記第１
の制御信号が接続される第１のラッチ回路と、 Ｄ端子に前記第１のラッチ回路の出力端子が接続され
て、Ｃ端子に前記第１の制御信号が接続される第２のラ
ッチ回路と、 Ｉ1 端子に前記第１のラッチ回路の出力端子が接続さ
れ、Ｉ2 端子に前記第２のラッチ回路の出力端子が接続
されて、Ｓ端子に前記第２の制御信号が接続されるとと
もに、Ｏ端子を信号出力端子とするセレクタ回路と、 を備える請求項１記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3214939A JPH0566247A (ja) | 1991-08-27 | 1991-08-27 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3214939A JPH0566247A (ja) | 1991-08-27 | 1991-08-27 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0566247A true JPH0566247A (ja) | 1993-03-19 |
Family
ID=16664079
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3214939A Pending JPH0566247A (ja) | 1991-08-27 | 1991-08-27 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0566247A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09145784A (ja) * | 1995-11-29 | 1997-06-06 | Nec Corp | 半導体集積回路装置 |
-
1991
- 1991-08-27 JP JP3214939A patent/JPH0566247A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09145784A (ja) * | 1995-11-29 | 1997-06-06 | Nec Corp | 半導体集積回路装置 |
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