JPH11328962A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 低消費電力化と素子の高信頼性を図りつつ、
動作の高速化及び降圧電圧により内部回路が動作させら
れ、クロック信号に同期して出力信号を送出させる半導
体集積回路装置を提供する。簡単な構成による論理付レ
ベルシフト回路を備えた半導体集積回路装置を提供す
る。 【解決手段】 外部端子から供給される電源電圧を受
け、それを降圧した電圧で動作させられる内部回路と、
上記内部回路で形成された出力すべき信号をタイミング
信号に従って外部端子を通して出力させる出力回路とを
備えた半導体集積回路装置において、上記内部回路で形
成された出力すべき信号をレベルシフト回路により上記
外部端子から供給された電圧レベルに対応した信号レベ
ルに変換し、上記出力回路により上記外部端子から供給
された電源電圧に対応した電圧レベルのタイミング信号
を用いて上記レベル変換された信号を出力させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体集積回路
装置に関し、主として内部回路が降圧電圧で動作させら
れるダイナミック型ＲＡＭ（ランダム・アクセス・メモ
リ）をはじめとする半導体メモリにおける出力系回路と
それに用いられる論理付レベルシフト回路に利用して有
効な技術に関するものである。

【０００２】

【従来の技術】高集積半導体メモリでは、微細デバイス
の信頼性確保と消費電力の低減のために、内部回路を外
部電源電圧から降下した降圧電圧で動作させる方式が広
く用いられている。このような降圧回路を搭載したダイ
ナミック型ＲＡＭの例として、特開平９−２７０１９１
号公報がある。

【０００３】

【発明が解決しようとする課題】上記のような降圧電圧
で内部回路を動作させる場合、出力回路においてはその
前段でレベルシフトあるいはレベル変換（増幅）動作を
行わせ、入出力インターフェイスを所望の仕様に合わせ
る必要がある。この場合、上記出力回路においては、ク
ロック信号等のタイミング信号に従った出力動作を行わ
せるものでは、上記レベルシフトあるいはレベル変換動
作の分だけ速度が遅くってしまう。例えば、クロック信
号に同期した出力信号を得るようにしたシンクロナスＤ
ＲＡＭ等においては、クロック信号に対する信号出力タ
イミングの遅延時間ｔＡＣが約５ｎｓ程度と小くするこ
とが要求されるので、上記レベル変換に費やされる時間
は決して無視できない。そして、上記微細デバイス化の
進展に伴い低消費電力化と素子の高信頼性等のために降
圧電圧をより小さくする場合には、レベル変換に費やさ
れる時間がいっそう長くなるため、かかる降圧電圧で内
部回路が動作させられる半導体集積回路装置において、
上記レベルシフト（変換）動作での信号遅延が重要な課
題となるものである。

【０００４】この発明の目的は、低消費電力化と素子の
高信頼性を図りつつ、動作の高速化を実現した半導体集
積回路装置を提供することにある。この発明の他の目的
は、降圧電圧により内部回路が動作させられ、クロック
信号に同期して出力信号を送出させる半導体集積回路装
置を提供することにある。この発明の更に他の目的は、
簡単な構成による論理付レベルシフト回路を備えた半導
体集積回路装置を提供することにある。この発明の前記
ならびにそのほかの目的と新規な特徴は、本明細書の記
述および添付図面から明らかになるであろう。

【０００５】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、外部端子から供給される電
源電圧を受け、それを降圧した電圧で動作させられる内
部回路と、上記内部回路で形成された出力すべき信号を
タイミング信号に従って外部端子を通して出力させる出
力回路とを備えた半導体集積回路装置において、上記内
部回路で形成された出力すべき信号をレベルシフト回路
により上記外部端子から供給された電圧レベルに対応し
た信号レベルに変換し、上記出力回路により上記外部端
子から供給された電源電圧に対応した電圧レベルのタイ
ミング信号を用いて上記レベル変換された信号を出力さ
せる。

【０００６】本願において開示される発明のうち他の代
表的なものの概要を簡単に説明すれば、下記の通りであ
る。すなわち、外部端子から供給される電源電圧を受
け、それを降圧した電圧で動作させられる内部回路と、
上記内部回路で形成された第１信号と外部端子から供給
される電源電圧に対応した第２信号との論理処理を行う
論理部として、上記第１信号に対応して相補的にスイッ
チ動作を行う一対からなる第１と第２のＮチャンネル型
ＭＯＳＦＥＴと、かかる第１と第２のＮチャンネル型Ｍ
ＯＳＦＥＴのドレインと外部端子から供給された電源電
圧との間に設けられ、互いにゲートとドレインとが交差
接続された第１と第２のＰチャンネル型ＭＯＳＦＥＴ
と、上記第２信号をゲートに受けて上記一対のＮチャン
ネル型ＭＯＳＦＥＴのうち出力端子にドレインが接続さ
れたものと直列（又は並列）に接続された第３のＮチャ
ンネル型ＭＯＳＦＥＴと、上記第２信号をゲートに受け
て上記交差接続されＰチャンネル型ＭＯＳＦＥＴのうち
出力端子にドレインが接続されたものと並列（又は直
列）に接続された第３のＰチャンネル型ＭＯＳＦＥＴと
で構成する。

【０００７】

【発明の実施の形態】図１には、この発明が適用される
ダイナミック型ＲＡＭの一実施例の概略レイアウト図が
示されている。同図においては、この発明が適用される
ダイナミック型ＲＡＭを構成する各回路ブロックのう
ち、その主要部が判るように示されており、それが公知
の半導体集積回路の製造技術により、単結晶シリコンの
ような１個の半導体基板上において形成される。

【０００８】この実施例では、特に制限されないが、メ
モリアレイは、全体として４個に分けられる。半導体チ
ップの長手方向に対して中央部分１４にアドレス入力回
路、データ入出力回路及びボンディングパッド列からな
る入出力インターフェイス回路及び降圧回路を含む電源
回路等が設けられる。これら中央部分１４の両側のメモ
リアレイに接する部分には、カラムデコーダ領域１３が
配置される。

【０００９】上述のように半導体チップの長手方向に対
して左右に２個、上下に２個ずつに分けられた４個から
なる各メモリアレイにおいて、長手方向に対して上下中
央部にメインロウデコーダ領域１１が設けられる。この
メインロウデコーダの上下には、メインワードドライバ
領域１２が形成されて、上記上下に分けられたメモリア
レイのメインワード線をそれぞれが駆動するようにされ
る。

【００１０】上記メモリセルアレイ（サブアレイ）１５
は、その拡大図に示すように、メモリセルアレイ１５を
挟んでセンスアンプ領域１６、サブワードドライバ領域
１７に囲まれて形成されるものである。上記センスアン
プ領域と、上記サブワードドライバ領域の交差部は、交
差領域（クロスエリア）１８とされる。上記センスアン
プ領域１６に設けられるセンスアンプは、シェアードセ
ンス方式により構成され、メモリセルアレイの両端に配
置されるセンスアンプを除いて、センスアンプを中心に
して左右に相補ビット線が設けられ、左右いずれかのメ
モリセルアレイの相補ビット線に選択的に接続される。

【００１１】上述のように半導体チップの長手方向に対
して左右に４個ずつに分けられたメモリアレイは、２個
ずつ組となって配置される。このように２個ずつ組とな
って配置された２つのメモリアレイは、その中央部分に
上記メインロウデコーダ領域１１とメインワードドライ
バ１２が配置される。メインワードドライバ１２は、上
記１つのメモリアレイを貫通するように延長されるメイ
ンワード線の選択信号を形成する。また、上記メインワ
ードドライバ１２にサブワード選択用のドライバも設け
られ、後述するように上記メインワード線と平行に延長
されてサブワード選択線信号を形成する。

【００１２】拡大図として示された１つのメモリセルア
レイ（サブアレイ）１５は、図示しないがサブワード線
が２５６本と、それと直交する相補ビット線（又はデー
タ線）が２５６対とされる。上記１つのメモリアレイに
おいて、上記メモリセルアレイ（サブアレイ）１５がビ
ット線方向に１６個設けられるから、全体としての上記
サブワード線は約４Ｋ分設けられ、ワード線方向に８個
設けられるから、相補ビット線は全体として約２Ｋ分設
けられる。このようなメモリアレイが全体で８個設けら
れるから、全体では８×２Ｋ×４Ｋ＝６４Ｍビットのよ
うな記憶容量を持つようにされる。

【００１３】上記１つのメモリアレイは、メインワード
線方向に対して８個に分割される。かかる分割されたメ
モリセルアレイ１５毎にサブワードドライバ（サブワー
ド線駆動回路）１７が設けられる。サブワードドライバ
１７は、メインワード線に対して１／８の長さに分割さ
れ、それと平行に延長されるサブワード線の選択信号を
形成する。この実施例では、メインワード線の数を減ら
すために、言い換えるならば、メインワード線の配線ピ
ッチを緩やかにするために、特に制限されないが、１つ
のメインワード線に対して、相補ビット線方向に４本か
らなるサブワード線を配置させる。このようにメインワ
ード線方向には８本に分割され、及び相補ビット線方向
に対して４本ずつが割り当てられたサブワード線の中か
ら１本のサブワード線を選択するために、サブワード選
択ドライバが配置される。このサブワード選択ドライバ
は、上記サブワードドライバの配列方向に延長される４
本のサブワード選択線の中から１つを選択する選択信号
を形成する。

【００１４】上記１つのメモリアレイに着目すると、１
本のメインワード線に割り当てられる８個のメモリセル
アレイのすべての中から、１本ずつのサブワード線を選
択する。上記のようにメインワード線方向に２Ｋ（２０
４８）のメモリセルが設けられるので、１つのサブワー
ド線には、２０４８／８＝２５６個のメモリセルが接続
されることとなる。

【００１５】上記のように１つのメモリアレイは、相補
ビット線方向に対して４Ｋビットの記憶容量を持つ。し
かしながら、１つの相補ビット線に対して４Ｋものメモ
リセルを接続すると、相補ビット線の寄生容量が増大
し、微細な情報記憶用キャパシタとの容量比により読み
出される信号レベルが得られなくなってしまうために、
相補ビット線方向に対しても１６分割される。つまり、
太い黒線で示されたセンスアンプ１６により 相補ビッ
ト線が１６分割される。特に制限されないが、センスア
ンプ１６は、シェアードセンス方式により構成され、メ
モリアレイの両端に配置されるセンスアンプ１６を除い
て、センスアンプ１６を中心にして左右に相補ビット線
が設けられ、左右いずれかの相補ビット線に選択的に接
続される。

【００１６】図２には、この発明が適用されるダイナミ
ック型ＲＡＭを説明するための概略レイアウト図が示さ
れている。同図には、メモリチップ全体の概略レイアウ
トと、８分割された１つのメモリアレイのレイアウトが
示されている。同図は、図１の実施例を別の観点から図
示したものである。つまり、図１と同様にメモリアレイ
は、長手方向（ワード線方向）対して左右に４分割、上
下に分割される。メモリアレイ（Array)が８分割され、
その長手方向における中央部分には複数からなるボンデ
ィングパッド及びアドレスバッファ、制御回路やプリデ
コーダ及びタイミング制御回路等のような間接周辺回路
（Bonding Pad & peripheral Circuit)が設けられる。

【００１７】上記８個のメモリアレイは、それぞれが約
８Ｍビットの記憶容量を持つようにされるものであり、
そのうちの一つが拡大して示されているように、ワード
線方向に８分割され、ビット線方向に１６分割されたサ
ブアレイが設けられる。上記サブアレイのビット線方向
の両側には、上記ビット線方向に対してセンスアンプ
（Sence Amplifier)が配置される。上記サブアレイのワ
ード線方向の両側には、サブワードドライバ（Sub-Word
Driver)が配置される。

【００１８】上記１つのアレイには、全体で４０９６本
のワード線と２０４８対の相補ビット線が設けられる。
これにより、全体で約８Ｍビットの記憶容量を持つよう
にされる。上記のように４０９６本のワード線が１６個
のサブアレイに分割して配置されるので、１つのサブア
レイには２５６本のワード線（サブワード線）が設けら
れる。また、上記のように２０４８対の相補ビット線が
８個のサブアレイに分割して配置されるので、１つのサ
ブアレイには２５６対の相補ビット線が設けられる。

【００１９】上記２つのアレイの中央部には、メインロ
ウデコーダ、アレイコントロール（Array control)回路
及びメインワードドライバ(Main Word driver)が設けら
れる。上記アレイコントロール回路には、第１のサブワ
ード選択線を駆動するドライバが含まれる。上記アレイ
には、上記８分割されたサブアレイを貫通するように延
長されるメインワード線が配置される。上記メインワー
ドドライバは、上記メインワード線を駆動する。上記メ
インワード線と同様に第１のサブワード選択線も上記８
分割されたサブアレイを貫通するように延長される。上
記アレイの上部には、Ｙデコーダ（YDecoder) 及びＹ選
択線ドライバ（YSdriver) が設けられる。

【００２０】図３には、この発明に係るダイナミック型
ＲＡＭにおけるサブアレイとその周辺回路の一実施例の
概略レイアウト図が示されている。同図には、図２に示
されたメモリアレイの中の斜線を付した位置に配置され
た４つのサブアレイＳＢＡＲＹが代表として示されてい
る。図３においては、サブアレイＳＢＡＲＹが形成され
る領域には斜線を付すことによって、その周辺に設けら
れサブワードドライバ領域、センスアンプ領域及びクロ
スエリアとを区別するものである。

【００２１】サブアレイＳＢＡＲＹは、次のような４種
類に分けられる。つまり、ワード線の延長方向を水平方
向とすると、右下に配置される第１のサブアレイＳＢＡ
ＲＹは、サブワード線ＳＷＬが２５６本配置され、相補
ビット線対は２５６対から構成される。それ故、上記２
５６本のサブワード線ＳＷＬに対応した２５６個のサブ
ワードドライバＳＷＤは、かかるサブアレイの左右に１
２８個ずつに分割して配置される。上記２５６対の相補
ビット線ＢＬに対応して設けられる２５６個のセンスア
ンプＳＡは、前記のようなシェアードセンスアンプ方式
に加えて、さらに交互配置とし、かかるサブアレイの上
下において１２８個ずつに分割して配置される。

【００２２】右上配置される第２のサブアレイＳＢＡＲ
Ｙは、特に制限されないが、正規のサブワード線ＳＷＬ
が２５６本に加えて８本の予備（冗長）ワード線が設け
られ、相補ビット線対は２５６対から構成される。それ
故、上記２５６＋８本のサブワード線ＳＷＬに対応した
２６４個のサブワードドライバＳＷＤは、かかるサブア
レイの左右に１３２個ずつに分割して配置される。セン
スアンプは、上記同様に１２８個ずつが上下に配置され
る。すなわち、上記右側の上下に配置されるサブアレイ
ＳＢＡＲＹに形成される２５６対のうちの１２８対の相
補ビット線は、それに挟まれたセンスアンプＳＡに対し
てシェアードスイッチＭＯＳＦＥＴを介して共通に接続
される。

【００２３】左下配置される第３のサブアレイＳＢＡＲ
Ｙは、右隣接のサブアレイＳＢＡＲＹと同様にサブワー
ド線ＳＷＬが２５６本により構成される。上記同様に１
２８個のサブワードドライバが分割して配置される。上
記下側左右に配置されたサブアレイＳＢＡＲＹの２５６
本のうちの１２８本のサブワード線ＳＷＬは、それに挟
まれた領域に形成された１２８個のサブワードドライバ
ＳＷＤに対して共通に接続される。上記のように左下配
置されるサブアレイＳＢＡＲＹは、２５６対からなる正
規の相補ビット線ＢＬに加えて、４対の予備（冗長）ビ
ット線４ＲＥＤが設けられる。それ故、上記２６０対か
らなる相補ビット線ＢＬに対応した２６０個のセンスア
ンプＳＡは、かかるサブアレイの上下に１３０個ずつに
分割して配置される。

【００２４】左上配置される第４のサブアレイＳＢＡＲ
Ｙは、右隣接のサブアレイＳＢＡＲＹと同様に正規のサ
ブワード線ＳＷＬが２５６本に予備サブワード線が８本
設けられ、下隣接のサブアレイと同様に正規の相補ビッ
ト線対の２５６対に加えて、予備のビット線が４対設け
られるので、サブワードドライバは、左右に１３２個ず
つ分割して配置され、センスアンプＳＡは上下に１３０
ずつが分割して配置される。

【００２５】メインワード線ＭＷＬは、その１つが代表
として例示的に示されているように前記のような水平方
向に延長される。また、カラム選択線ＹＳは、その１つ
が代表として例示されるように縦方向に延長される。上
記メインワード線ＭＷＬと平行にサブワード線ＳＷＬが
配置され、上記カラム選択線ＹＳと平行に相補ビット線
ＢＬ（図示ぜす）が配置されるものである。この実施例
では、特に制限されないが、上記４つのサブアレイを基
本単位の１組として、図２のように８Ｍビット分のメモ
リアレイでは、ビット線方向には８組のサブアレイが形
成され、ワード線方向には４組のサブアレイが構成され
る。１組のサブアレイが４個で構成されるから、上記８
Ｍビットのメモリアレイでは、８×４×４＝１２８個の
サブアレイが設けられる。上記８Ｍビットのメモリアレ
イがチップ全体では８個設けられるから、メモリチップ
全体では１２８×８＝１０２４個ものサブアレイが形成
されるものである。

【００２６】上記４個からなるサブアレイに対して、８
本のサブワード選択線ＦＸ０Ｂ〜ＦＸ７Ｂが、メインワ
ード線ＭＷＬと同様に４組（８個）のサブアレイを貫通
するように延長される。そして、サブワード選択線ＦＸ
０Ｂ〜ＦＸ３Ｂからなる４本と、ＦＸ４Ｂ〜ＦＸ７Ｂか
らなる４本とが上下のサブアレイ上に分けて延長させる
ようにする。このように２つのサブアレイに対して１組
のサブワード選択線ＦＸ０Ｂ〜ＦＸ７Ｂを割り当て、か
つ、それらをサブアレイ上を延長させるようにする理由
は、メモリチップサイズの小型化を図るためである。

【００２７】つまり、各サブアレイに対して上記８本の
サブワード選択線ＦＸ０Ｂ〜ＦＸ７Ｂを割り当て、しか
もそれをセンスアンプエリア上の配線チャンネルに形成
した場合、図１のメモリアレイのように短辺方向の３２
個ものセンスアンプで、８×３２＝２５６本分もの配線
チャンネルが必要になるものである。これに対して、上
記の実施例では、配線そのものが、上下２つのサブアレ
イに対して上記８本のサブワード選択線ＦＸ０Ｂ〜ＦＸ
７Ｂを共通に割り当て、しかも、それをサブアレイ上を
メインワード線と平行に互いに混在させるように配置さ
せることにより、格別な配線専用領域を設けることなく
形成することができる。

【００２８】そもそも、サブアレイ上には、８本のサブ
ワード線に対して１本のメインワード線が設けられるも
のであり、その８本の中の１本のサブワード線を選択す
るためにサブワード選択線が必要になるものである。メ
モリセルのピッチに合わせて形成されるサブワード線Ｓ
ＷＬの８本分に１本の割り合いでメインワード線ＭＷＬ
が形成されるものであるために、メインワード線ＭＷＬ
の配線ピッチは緩やかになっている。したがって、メイ
ンワード線ＭＷＬと同じ配線層を利用して、上記サブワ
ード選択線をメインワード線の間に形成することは配線
ピッチの緩やかさを少し犠牲にするだけで比較的容易に
できるものである。

【００２９】この実施例のサブワードドライバＳＷＤ
は、上記サブワード選択線ＦＸ０Ｂ等を通して供給され
る選択信号と、それを反転させた選択信号とを用いて１
つのサブワード線ＳＷＬを選択する構成を採る。そし
て、サブワードドライバＳＷＤは、それを中心として左
右に配置されるサブアレイのサブワード線ＳＷＬを同時
に選択するような構成を採るものである。そのため、上
記のようにＦＸ０Ｂ等を共有する２つのサブアレイに対
しては、１２８×２＝２５６個ものサブワードドライバ
に対して、上記４本のサブワード選択線を割り振って供
給する。つまり、サブワード選択線ＦＸ０Ｂに着目する
と、２つのサブアレイに対して２５６÷４＝６４個もの
サブワードドライバＳＷＤに選択信号を供給する必要が
ある。

【００３０】上記メインワード線ＭＷＬと平行に延長さ
れるものを第１のサブワード選択線ＦＸ０Ｂとすると、
左上部のクロスエリアに設けられ，上記第１のサブワー
ド選択線ＦＸ０Ｂからの選択信号を受けるサブワード選
択線駆動回路ＦＸＤを介して、上記上下に配列される６
４個のサブワードドライバに選択信号を供給する第２の
サブワード選択線ＦＸ０が設けられる。上記第１のサブ
ワード選択線ＦＸ０Ｂは上記メインワード線ＭＷＬ及び
サブワード線ＳＷＬと平行に延長されるのに対して上記
第２のサブワード選択線は、それと直交するカラム選択
線ＹＳ及び相補ビット線ＢＬと平行にサブワードドライ
バ領域上を延長される。上記８本の第１のサブワード選
択線ＦＸ０Ｂ〜ＦＸ７Ｂと同様に、上記第２のサブワー
ド選択線ＦＸ０〜ＦＸ７も、偶数ＦＸ０，２，４，６
と、奇数ＦＸ１，３，５，７とに分割されてサブアレイ
ＳＢＡＲＹの左右に設けられたサブワードドライバＳＷ
Ｄに振り分けられて配置される。

【００３１】上記サブワード選択線駆動回路ＦＸＤは、
同図において■で示したように、１つのクロスエリアの
上下に２個ずつ分配して配置される。つまり、上記のよ
うに左上部のクロスエリアでは、下側に配置されたサブ
ワード選択線駆動回路が上記第１のサブワード選択線Ｆ
Ｘ０Ｂに対応され、左中間部のクロスエリアに設けられ
た２つのサブワード選択線駆動回路ＦＸＤが、第１のサ
ブワード選択線ＦＸ２Ｂと、ＦＸ４Ｂに対応され、左下
部のクロスエリアの上側に配置されたサブワード選択線
駆動回路が上記第１のサブワード選択線ＦＸ６Ｂに対応
される。

【００３２】中央上部のクロスエリアでは、下側に配置
されたサブワード選択線駆動回路が上記第１のサブワー
ド選択線ＦＸ１Ｂに対応され、中央中間部のクロスエリ
アに設けられた２つのサブワード選択線駆動回路ＦＸＤ
が、第１のサブワード選択線ＦＸ３Ｂと、ＦＸ５Ｂに対
応され、中央下部のクロスエリアの上側に配置されたサ
ブワード選択線駆動回路が上記第１のサブワード選択線
ＦＸ７Ｂに対応される。そして、右上部のクロスエリア
では、下側に配置されたサブワード選択線駆動回路が上
記第１のサブワード選択線ＦＸ０Ｂに対応され、右中間
部のクロスエリアに設けられた２つのサブワード選択線
駆動回路ＦＸＤが、第１のサブワード選択線ＦＸ２Ｂ
と、ＦＸ４Ｂに対応され、右下部のクロスエリアの上側
に配置されたサブワード選択線駆動回路が上記第１のサ
ブワード選択線ＦＸ６Ｂに対応される。このようにメモ
リアレイの端部に設けられたサブワードドライバでは、
その右側にはサブアレイが存在しないから、左側だけの
サブワード線ＳＷＬのみを駆動する。

【００３３】この実施例のようにサブアレイ上のメイン
ワード線ＭＷＬのピッチの隙間にサブワード選択線ＦＸ
Ｂを配置する構成では、格別な配線チャンネルが不要に
できるから、１つのサブアレイに８本のサブワード選択
線を配置するようにしてもメモリチップが大きくなるこ
とはない。しかしながら、上記のようなサブワード選択
線駆動回路ＦＸＤを形成するためにクロス領域の面積が
増大し、高集積化を妨げることとなる。つまり、上記ク
ロスエリアには、同図において点線で示したようなメイ
ン入出力線ＭＩＯやローカル入出力線ＬＩＯに対応して
設けられるスイッチ回路ＩＯＳＷや、センスアンプを駆
動するパワーＭＯＳＦＥＴ、シェアードスイッチＭＯＳ
ＦＥＴを駆動するための駆動回路、プリチャージＭＯＳ
ＦＥＴを駆動する駆動回路等の周辺回路が形成されるた
めに面積的な余裕が無いからである。このため、図３の
実施例では、上／下の２つのサブアレイでサブワード選
択線駆動回路ＦＸＤを共用して面積増加を抑えている。

【００３４】上記クロスエリアのうち、偶数に対応した
第２のサブワード選択線ＦＸ０〜ＦＸ６の延長方向Ａに
配置されたものには、後述するようにセンスアンプに対
して定電圧化された内部電圧ＶＤＬを供給するＮチャン
ネル型のパワーＭＯＳＦＥＴＱ１６及びオーバードライ
ブ用の電源電圧ＶＤＤを供給するＮチャンネル型のパワ
ーＭＯＳＦＥＴＱ１５、及びセンスアンプに対して回路
の接地電位ＶＳＳを供給するためのＮチャンネル型のパ
ワーＭＯＳＦＥＴＱ１４が設けられる。

【００３５】上記クロスエリアのうち、奇数に対応した
第２のサブワード選択線ＦＸ１〜ＦＸ７の延長方向Ｂに
配置されたものには、ビット線のプリチャージ及びイコ
ライズ用ＭＯＳＦＥＴをオフ状態にさせるインバータ回
路と、特に制限されないが、センスアンプに対して回路
の接地電位ＶＳＳを供給するためのＮチャンネル型のパ
ワーＭＯＳＦＥＴが設けられる。このＮチャンネル型の
パワーＭＯＳＦＥＴは、センスアンプ列の両側からセン
スアンプを構成するＮチャンネル型ＭＯＳＦＥＴの増幅
ＭＯＳＦＥＴの共通ソース線（ＣＳＮ）に接地電位を供
給するものである。つまり、センスアンプエリアに設け
られる１２８個又は１３０個のセンスアンプに対して
は、上記Ａ側のクロスエリアに設けられたＮチャンネル
型のパワーＭＯＳＦＥＴと、上記Ｂ側のクロスエリアに
設けられたＮチャンネル型のパワーＭＯＳＦＥＴの両方
により接地電位が供給される。

【００３６】上記のようにサブワード線駆動回路ＳＷＤ
は、それを中心にして左右両側のサブアレイのサブワー
ド線を選択する。これに対して、上記選択された２つの
サブアレイのサブワード線に対応して左右２つのセンス
アンプが活性化される。つまり、サブワード線を選択状
態にすると、アドレス選択ＭＯＳＦＥＴがオン状態とな
り、記憶キャパシタの電荷がビット線電荷と合成されて
しまうので、センスアンプを活性化させてもとの電荷の
状態に戻すという再書き込み動作を行う必要があるから
である。このため、上記端部のサブアレイに対応したも
のを除いて、上記パワーＭＯＳＦＥＴは、それを挟んで
両側のセンスアンプを活性化させるために用いられる。
これに対して、サブアレイ群の端に設けられたサブアレ
イの右側又は左側に設けられたサブワード線駆動回路Ｓ
ＷＤでは、上記サブアレイのサブワード線しか選択しな
いから、上記パワーＭＯＳＦＥＴは、上記サブアレイに
対応した片側のセンスアンプ群のみを活性化するもので
ある。

【００３７】上記センスアンプは、シェアードセンス方
式とされ、それを挟んで両側に配置されるサブアレイの
うち、上記サブワード線が非選択された側の相補ビット
線に対応したシェアードスイッチＭＯＳＦＥＴがオフ状
態にされて切り離されることにより、上記選択されたサ
ブワード線に対応した相補ビット線の読み出し信号を増
幅し、メモリセルの記憶キャパシタをもとの電荷状態に
戻すという再書き込み動作を行う。

【００３８】図４には、この発明に係るダイナミック型
ＲＡＭのセンスアンプ部を中心にして、アドレス入力か
らデータ出力までの簡略化された一実施例の回路図が示
されている。同図においては、２つのサブアレイ１５に
上下から挟まれるようにされたセンスアンプ１６と前記
交差エリア１８に設けられる回路が例示的に示され、他
はブロック図として示されている。また、点線で示され
た回路ブロックは、前記符号によりそれぞれが示されて
いる。

【００３９】ダイナミック型メモリセルは、上記１つの
サブアレイ１５に設けられたサブワード線ＳＷＬと、相
補ビット線ＢＬ，ＢＬＢのうちの一方のビット線ＢＬと
の間に設けられた１つが代表として例示的に示されてい
る。ダイナミック型メモリセルは、アドレス選択ＭＯＳ
ＦＥＴＱｍと記憶キャパシタＣｓから構成される。アド
レス選択ＭＯＳＦＥＴＱｍのゲートは、サブワード線Ｓ
ＷＬに接続され、このＭＯＳＦＥＴＱｍのドレインがビ
ット線ＢＬに接続され、ソースに記憶キャパシタＣｓが
接続される。記憶キャパシタＣｓの他方の電極は共通化
されてプレート電圧ＶＰＬＴが与えられる。上記ＭＯＳ
ＦＥＴＱｍの基板（チャンネル）には負のバックバイア
ス電圧ＶＢＢが印加される。上記サブワード線ＳＷＬの
選択レベルは、上記ビット線のハイレベルに対して上記
アドレス選択ＭＯＳＦＥＴＱｍのしきい値電圧分だけ高
くされた高電圧ＶＰＰとされる。

【００４０】センスアンプを内部降圧電圧ＶＤＬで動作
させるようにした場合、センスアンプにより増幅されて
ビット線に与えられるハイレベルは、上記内部電圧ＶＤ
Ｌレベルにされる。したがって、上記ワード線の選択レ
ベルに対応した高電圧ＶＰＰはＶＤＬ＋Ｖth＋αにされ
る。センスアンプの左側に設けられたサブアレイの一対
の相補ビット線ＢＬとＢＬＢは、同図に示すように平行
に配置され、ビット線の容量バランス等をとるために必
要に応じて適宜に交差させられる。かかる相補ビット線
ＢＬとＢＬＢは、シェアードスイッチＭＯＳＦＥＴＱ１
とＱ２によりセンスアンプの単位回路の入出力ノードと
接続される。

【００４１】センスアンプの単位回路は、ゲートとドレ
インとが交差接続されてラッチ形態にされたＮチャンネ
ル型の増幅ＭＯＳＦＥＴＱ５，Ｑ６及びＰチャンネル型
の増幅ＭＯＳＦＥＴＭＯＳＦＥＴＱ７，Ｑ８から構成さ
れる。Ｎチャンネル型ＭＯＳＦＥＴＱ５とＱ６のソース
は、共通ソース線ＣＳＮに接続される。Ｐチャンネル型
ＭＯＳＦＥＴＱ７とＱ８のソースは、共通ソース線ＣＳ
Ｐに接続される。上記共通ソース線ＣＳＮとＣＳＰに
は、それぞれパワースイッチＭＯＳＦＥＴが接続され
る。特に制限されないが、Ｎチャンネル型の増幅ＭＯＳ
ＦＥＴＱ５とＱ６のソースが接続された共通ソース線Ｃ
ＳＮには、上記クロスエリア１８に設けられたＮチャン
ネル型のパワースイッチＭＯＳＦＥＴＱ１４により接地
電位に対応した動作電圧が与えられる。

【００４２】特に制限されないが、上記Ｐチャンネル型
の増幅ＭＯＳＦＥＴＱ７とＱ８のソースが接続された共
通ソース線ＣＳＰには、上記クロスエリア１８に設けら
れたオーバードライブ用のＮチャンネル型のパワーＭＯ
ＳＦＥＴＱ１５と、上記内部電圧ＶＤＬを供給するＮチ
ャンネル型のパワーＭＯＳＦＥＴＱ１６が設けられる。
上記オーバードライブ用の電圧には、特に制限されない
が、外部端子から供給される電源電圧ＶＤＤが用いられ
る。あるいはセンスアンプ動作速度の電源電圧ＶＤＤ依
存性を軽減するために、ゲートに昇圧電圧ＶＰＰが印加
され、ドレインが電源電圧ＶＤＤに接続され、ソースか
ら上記電源電圧ＶＤＤに対してわずかに降圧された上記
電圧を得るようにするものであってもよい。

【００４３】上記Ｎチャンネル型のパワーＭＯＳＦＥＴ
Ｑ１５のゲートに供給されるセンスアンプオーバードラ
イブ用活性化信号ＳＡＰ１は、上記Ｎチャンネル型ＭＯ
ＳＦＥＴＱ１６のゲートに供給される活性化信号ＳＡＰ
２と同相の信号とされ、ＳＡＰ１，ＳＡＰ２は時系列的
にハイレベルにされる。特に制限されないが、上記ＳＡ
Ｐ１，ＳＡＰ２のハイレベルが昇圧電圧ＶＰＰレベルの
信号とされる。つまり、昇圧電圧ＶＰＰは、約３．８Ｖ
であるので、上記Ｎチャンネル型ＭＯＳＦＥＴＱ１５，
Ｑ１６を十分にオン状態にさせることができる。ＭＯＳ
ＦＥＴＱ１５がオフ状態の後にはＭＯＳＦＥＴＱ１６が
オン状態となり、ソース側から内部電圧ＶＤＬに対応し
た電圧を出力させる。

【００４４】上記センスアンプの単位回路の入出力ノー
ドには、相補ビット線を短絡させるイコライズＭＯＳＦ
ＥＴＱ１１と、相補ビット線にハーフプリチャージ電圧
ＶＢＬＲを供給するスイッチＭＯＳＦＥＴＱ９とＱ１０
からなるプリチャージ回路が設けられる。これらのＭＯ
ＳＦＥＴＱ９〜Ｑ１１のゲートは、共通にプリチャージ
信号ＰＣＢが供給される。このプリチャージ信号ＰＣＢ
を形成するドライバ回路は、図示しないが、上記クロス
エリアにインバータ回路を設けて、その立ち下がりを高
速にする。つまり、メモリアクセスの開始時にワード線
選択タイミングに先行して、各クロスエリアに分散して
設けられたインバータ回路を通して上記プリチャージ回
路を構成するＭＯＳＦＥＴＱ９〜Ｑ１１を高速に切り替
えるようにするものである。

【００４５】上記クロスエリア１８には、図４に示した
回路以外にも、必要に応じて、センスアンプのコモンソ
ース線ＣＳＰとＣＳＮのハーフプリチャージ回路、ロー
カル入出力線ＬＩＯのハーフプリチャージ回路、シェア
ード選択信号線ＳＨＲとＳＨＬの分散ドライバ回路等も
設けられる。

【００４６】センスアンプの単位回路は、シェアードス
イッチＭＯＳＦＥＴＱ３とＱ４を介して図下側のサブア
レイ１５の同様な相補ビット線ＢＬ，ＢＬＢに接続され
る。スイッチＭＯＳＦＥＴＱ１２とＱ１３は、カラムス
イッチ回路を構成するものであり、上記選択信号ＹＳが
選択レベル（ハイレベル）にされるとオン状態となり、
上記センスアンプの単位回路の入出力ノードとローカル
入出力線ＬＩＯ１とＬＩＯ１Ｂ、ＬＩＯ２，ＬＩＯ２Ｂ
等とを接続させる。例えば、上側のサブアレイのサブワ
ード線ＳＷＬが選択されたときには、センスアンプの上
側のシェアードスイッチＭＯＳＦＥＴＱ１とＱ２はオン
状態のままにし、下側シェアードスイッチＭＯＳＦＥＴ
Ｑ３とＱ４とをオフ状態にさせる。

【００４７】これにより、センスアンプの入出力ノード
は、上記上側の相補ビット線ＢＬ，ＢＬＢに接続され
て、選択されたサブワード線ＳＷＬに接続されたメモリ
セルの微小信号を増幅し、上記カラムスイッチ回路（Ｑ
１２とＱ１３）を通してローカル入出力線ＬＩＯ１，Ｌ
ＩＯ１Ｂに伝える。上記ローカル入出力線ＬＩＯ１，Ｌ
ＩＯ１Ｂは、クロスエリア１８に設けられたＮチャンネ
ル型ＭＯＳＦＥＴＱ１９，Ｑ２０からなるスイッチ回路
ＩＯＳＷを介してメインアンプ６１の入力端子が接続さ
れるメイン入出力線ＭＩＯ，ＭＩＯＢに接続される。同
図では、省略されているが、ＭＯＳＦＥＴＱ１９，Ｑ２
０と並列にＰチャンネル型ＭＯＳＦＥＴを設けた、いわ
ゆるアナログゲートとすることによりいっそうの高速化
を図ることができる。また、ＭＯＳＦＥＴＱ１９，Ｑ２
０のゲート電圧も昇圧電圧ＶＰＰを用いいればオン抵抗
を下げ高速化することができる。また、同図では、省略
されているが、上記メイン入出力線ＭＩＯ，ＭＩＯＢに
は、書き込みアンプの出力端子も接続される。

【００４８】特に制限されないが、上記カラムスイッチ
回路は、１つの選択信号ＹＳにより二対の相補ビット線
ＢＬ，ＢＬＢを二対のローカル入出力線ＬＩＯ１，ＬＩ
Ｏ１ＢとＬＩＯ２，ＬＩＯ２Ｂと接続させる。それ故、
１つのメインワード線の選択動作により選択されたサブ
アレイにおいて、その両側に設けられる一対のセンスア
ンプに対応して設けられる上記二対のカラムスイッチ回
路により合計四対の相補ビット線が選択されることにな
るので、１本のＹＳ選択により４ビットの同時読み出し
／書き込みができる。

【００４９】アドレス信号Ａｉは、アドレスバッファ５
１に供給される。このアドレスバッファは、時分割的に
動作してＸアドレス信号とＹアドレス信号を取り込む。
Ｘアドレス信号は、プリデコーダ５２に供給され、メイ
ンローデコーダ１１とメインワードドライバ１２を介し
てメインワード線ＭＷＬの選択信号が形成される。上記
アドレスバッファ５１は、外部端子から供給されるアド
レス信号Ａｉを受けるものであるので、外部端子から供
給される電源電圧ＶＤＤにより動作させられ、上記プリ
デコーダは、降圧電圧ＶＰＥＲＩにより動作させられ、
上記メインワードドライバ１２は、昇圧電圧ＶＰＰによ
り動作させられる。カラムデコーダ（ドライバ）５３
は、上記アドレスバフッァ５１の時分割的な動作によっ
て供給されるＹアドレス信号を受けて、上記カラム選択
信号ＹＳを形成する。

【００５０】上記メインアンプ６１は、降圧電圧ＶＰＥ
ＲＩにより動作させられ、外部端子から供給される電源
電圧ＶＤＤで動作させられる出力バッファ６２を通して
外部端子Ｄout （又はＤＱ）から出力される。外部端子
Ｄin（又はＤＱ）から入力される書き込み信号は、入力
バッファ６３を通して取り込まれ、同図においてメイン
アンプ６１に含まれる後述するようなライトアンプを通
して上記メイン入出力線ＭＩＯとＭＩＯＢに書き込み信
号を供給する。上記出力バッファの入力部には、次に説
明するようなレベルシフト回路と、かかるレベルシフト
された出力すべき信号をタイミング信号に同期させて出
力させるための論理部が設けられる。

【００５１】図５には、この発明に係るダイナミック型
ＲＡＭの出力バッファの一実施例の回路図が示されてい
る。同図においては、ダイナミック型ＲＡＭの全体的な
動作を示す回路ブロックも合わせて示されている。すな
わち、デコーダでは降圧電圧ＶＰＥＲＩで動作させら
れ、それに対応した信号振幅のデコード信号が形成され
る。メインワードドライバは昇圧電圧ＶＰＰで動作させ
られる。メモリアレイは前記のようにセンスアンプの動
作電圧ＶＤＬに対応した信号振幅の読み出し信号が出力
される。センスアンプは、前述したように過渡的にＶＤ
Ｄ又はそれに近い高い電圧でオーバードライブされる
が、最終的に上記動作電圧ＶＤＬで動作するものとな
る。メインアンプは、上記降圧電圧ＶＰＥＲＩで動作さ
せられ、それに対応した読み出し信号ＭＯＢを形成す
る。ここで、ＭＯＢは論理“１”がロウレベル、論理
“０”がハイレベルであることを意味し、逆相の信号は
ＭＯと表すものである。

【００５２】出力バッファでは、上記メインアンプの出
力信号ＭＯＢが、レベルシフト回路ＬＳにより上記降圧
電圧ＶＰＥＲＩに対応した信号レベルを外部電源電圧Ｖ
ＤＤに対応した電圧レベルに変換（増幅）する。この増
幅された信号ＭＯＨは、ナンドゲート回路Ｇ１の一方の
入力に供給される。また、上記信号ＭＯＨは、インバー
タ回路Ｎ１により反転されてナンドゲート回路Ｇ２の一
方の入力に供給される。これらのナンドゲート回路Ｇ１
とＧ２の他方の入力には、上記電源電圧ＶＤＤに対応し
た信号レベルのデータ出力タイミング信号ＤＯＣが供給
される。出力ＭＯＳＦＥＴＱＰとＱＮは、大きな負荷駆
動能力を得るために比較的大きなサイズに形成されるた
めに大きなゲート容量を有する。このような出力ＭＯＳ
ＦＥＴＱＰとＱＮとを高速に駆動するために順次に上記
ゲート回路Ｇ１とＧ２の出力信号は、インバータ回路Ｎ
２〜Ｎ４を通して伝達される。

【００５３】図６には、上記ダイナミック型ＲＡＭの各
回路の動作電圧に対応した信号レベルの電位分布図が示
されている。つまり、アドレス入力は、低電圧ＴＴＬ
（ＬＶＴＴＬ）に対応したＶＩＨとＶＩＬのような低振
幅信号とされる。アドレスバッファは、電源電圧ＶＤＤ
と回路の接地電位ＶＳＳで動作し、初段回路の出力はＶ
ＤＤとＶＳＳのようなレベルにレベル変換される。

【００５４】アドレスラッチやアドレスデコーダ回路な
どの内部論理回路は、降圧電圧ＶＰＥＲＩで動作させら
れるので、ＶＰＥＲＩとＶＳＳのような信号とされる。
ワード線（メインワード線、サブワード線）の選択信号
はＶＰＰのような昇圧電圧とされ、非選択レベルはＶＳ
Ｓのような接地電位にされる。センスアンプは上記降圧
電圧ＶＰＥＲＩよりも低くされた電圧ＶＤＬにされるの
で、ビット線の電位はそれに対応したハイレベルとロウ
レベルにされる。ローカル入出力線ＬＩＯ及びメイン入
出力線ＭＩＯも上記降圧電圧ＶＤＬに対応した信号レベ
ルとされる。カラム選択信号ＹＳの選択レベルは、上記
降圧電圧ＶＰＥＲＩに対応されたハイレベルとされる。
そして、メインアンプの出力信号も上記降圧電圧ＶＰＥ
ＲＩに対応した出力信号とされる。したがって、メイン
アンプでＶＤＬからＶＰＥＲＩへレベル変換が行われ
る。

【００５５】上記レベルシフト回路ＬＳでは、上記降圧
電圧ＶＰＥＲＩに対応したハイレベルを電源電圧ＶＤＤ
に対応したハイレベルにレベル変換（増幅）する。した
がって、出力バッファ内部では、電源電圧ＶＤＤに対応
された信号とされる。このような各回路ブロックでの各
信号レベルが異なることに対応して、クロック系は、２
種類に分けられる。上記ＬＶＴＴＬに対応したクロック
系入力信号が供給され、それが初段回路でレベル変換さ
れて電源電圧ＶＤＤに対応した高振幅クロックＩＣＬＫ
Ｃと、上記降圧電圧ＶＰＥＲＩに対応したクロック信号
ＩＣＬＫＡとＩＣＬＫＢが形成される。上記クロック信
号ＩＣＬＫＡとＩＣＬＫＢとは、アドレス入力や内部回
路に用いられる。上記高振幅クロックＩＣＬＫＣは、上
記出力バッファの出力タイミング制御に用いられる。

【００５６】特に制限されないが、上記外部端子から供
給される電源電圧ＶＤＤは、３．３Ｖにされ、内部回路
に供給される降圧電圧ＶＰＥＲＩは２．５Ｖに設定さ
れ、上記センスアンプの動作電圧ＶＤＬは２．０Ｖとさ
れる。そして、ワード線の選択信号（昇圧電圧）は、
３．８Ｖにされる。ビット線のプリチャージ電圧ＶＢＬ
Ｒは、ＶＤＬ／２に対応した１．０Ｖにされ、プレート
電圧ＶＰＬＴも１．０Ｖにされる。そして、基板電圧Ｖ
ＢＢは−１．０Ｖにされる。

【００５７】図７には、上記クロック系回路の一実施例
の回路図が示されている。外部端子から供給されるクロ
ック信号ＣＬＫは、電源電圧ＶＤＤで動作させられる初
段回路を経たのち、上記クロック信号ＩＣＬＫＡ〜ＩＣ
ＬＫＣに対応して３つの種類の回路で論理処理される。

【００５８】内部クロック信号ＩＣＬＫＡとＩＣＬＫＢ
は、上記初段回路で形成されたＶＤＤレベルの信号を、
降圧電圧ＶＰＥＲＩで動作させられるインバータ回路等
の駆動回路を通して入力バッファ制御用のクロック信号
ＩＣＬＫＡ、内部論理制御用のクロック信号ＩＣＬＫＢ
が形成される。これに対して、出力回路制御用の内部ク
ロック信号ＩＣＬＫＣは、上記電源電圧ＶＤＤで動作す
るインバータ回路等の駆動回路を通して高振幅クロック
として出力される。なお、実際には上記各内部クロック
ＩＣＬＫＡ〜ＩＣＬＫＣは、上記外部クロック信号ＣＬ
Ｋをインバータチェインでそのままレベルを変えて出力
するものではなく、それぞれの動作モード及び動作タイ
ミングに対応した論理処理が行われて上記入力バッファ
制御用、内部論理制御用及び出力回路制御用として発生
させられる。

【００５９】上記図６の実施例のように、デコーダ、メ
モリアレイ、メインアンプ等は低電圧化や微細デバイス
の信頼性確保のために降圧電圧ＶＰＥＲＩ、ＶＤＬを用
いる。メインアンプからの読み出し信号ＭＯＢは、降圧
電圧ＶＰＥＲＩに対応した信号振幅であるが、クロック
系信号ＤＯＣは、電源電圧ＶＤＤに対応した高振幅を用
いるようにする。したがって、上記読み出し信号ＭＯＢ
はレベルシフト回路ＬＳによりレベル変換（シフト）し
て上記タイミング信号ＤＯＣとの論理処理を行うように
するものである。通常は、上記信号ＭＯＢは、上記タイ
ミング信号ＤＯＣに先行して形成されるものであるの
で、上記レベルシフト回路ＬＳを挿入しても、そこでの
信号遅延がＤout の遅延として見えないようにすること
ができる。クロック系信号ＤＯＣからのパスには、レベ
ルシフト回路が不要なので、Ｄout確定までのアクセス
時間ｔＡＣを高速化することができる。

【００６０】図８には、この発明に係るダイナミック型
ＲＡＭの出力バッファの他の一実施例の回路図が示され
ている。この実施例では、出力ラッチ機能を付加した場
合が示されている。信号ＭＯＥはラッチ信号であり、信
号ＭＯＥがハイレベルのときメインアンプの出力信号Ｍ
ＯがＭＯＬに伝達され、信号ＭＯＥがロウレベルのとき
には入力と出力とが交差接続されてなる２つのインバー
タ回路Ｎ８とＮ９からなるラッチ回路でＭＯＬは保持さ
れる。特に制限されないが、上記信号ＭＯＥの信号振幅
もＶＤＤ振幅とされる。

【００６１】この実施例は、シンクロナスＤＲＡＭの出
力まわりの回路に好適である。周知のようにシンクロナ
スＤＲＡＭでは、ＣＡＳレーテンシィ制御のためにラッ
チ回路を必要とする。クロックアクセス時間ｔＡＣを決
定するのは、信号ＭＯＥにより制御されるスイッチ回路
から出力端子Ｄout への経路である。この場合、Ｎチャ
ンネル型のスイッチＭＯＳＦＥＴＱ２０とＰチャンネル
型のスイッチＭＯＳＦＥＴＱ２１からなるアナログゲー
トのゲート信号にクロック系からＶＤＤ振幅信号を供給
し、そのソース，ドレイン経路にはメモリアレイ、メイ
ンアンプ系列からのＶＰＥＲＩ振幅信号を伝達させる。

【００６２】上記スイッチＭＯＳＦＥＴＱ２０とＱ２１
のソース，ドレイン経路の信号振幅はＶＰＥＲＩ振幅な
ので、低電圧に適した微細デバイスを用いることができ
る。一方、ゲート膜厚は、１種類のゲート膜厚ｔＯＸで
ワード線昇圧電圧ＶＰＰや電源電圧ＶＤＤを印加しても
問題はないように膜厚を設定しているので、ゲートに直
接にＶＤＤ振幅信号を印加できる。このようにすれば、
信号ＭＯＥからの信号パスではレベル変換は不要とな
る。したがって、クロックアクセス時間を短くすること
ができる。そして、ワード系、カラム系のアクセス時間
は、従来と同様にメモリアレイ、メインアンプ系列から
の信号に対して、ゲート回路Ｇ３，Ｇ４からなる論理付
レベルシフト回路を用い、ゲート動作とレベル変換動作
とを同時に行いＶＤＤ振幅を得る。これにより、回路の
簡素化も合わせて実現できるものとなる。

【００６３】図９には、この発明に係る論理付レベルシ
フト回路の一実施例の回路図が示されている。図９
（Ａ）には、上記図８のゲート回路Ｇ３に対応したナン
ドゲート回路が示され、図９（Ｂ）には、上記図８のゲ
ート回路Ｇ４に対応したノアゲート回路が示されてい
る。

【００６４】図９（Ａ）において、降圧電圧ＶＰＥＲＩ
に対応した低振幅のメインアンプ出力信号ＭＯＬは、Ｎ
チャンネル型ＭＯＳＦＥＴＱ３３のゲートと、Ｎチャン
ネル型ＭＯＳＦＥＴＱ３１のソースに接続される。この
ＭＯＳＦＥＴＱ３１のゲートには、上記降圧電圧ＶＰＥ
ＲＩが供給される。上記一対のＭＯＳＦＥＴＱ３１とＱ
３３のドレインと電源電圧ＶＤＤとの間には、互いにゲ
ートとドレインとが交差接続されたＰチャンネル型ＭＯ
ＳＦＥＴＱ３０とＱ３２が設けられる。

【００６５】ナンド（ＮＡＮＤ）論理を実現するため
に、そのドレインが出力端子ＭＩＸに接続されたＮチャ
ンネル型ＭＯＳＦＥＴＱ３３には直列形態にＮチャンネ
ル型ＭＯＳＦＥＴＱ３５が設けられ、上記出力端子ＭＩ
Ｘにドレインが接続されたＰチャンネル型ＭＯＳＦＥＴ
Ｑ３２には、Ｐチャンネル型ＭＯＳＦＥＴＱ３４が並列
形態に設けられる。これらのＮチャンネル型ＭＯＳＦＥ
ＴＱ３５とＰチャンネル型ＭＯＳＦＥＴＱ３４のゲート
には、電源電圧ＶＤＤに対応した出力タイミング信号Ｄ
ＯＣが供給される。なお、ＭＯＳＦＥＴＱ３３とＱ３５
の接続の上下を変更してもよい。

【００６６】この回路の動作は、次の通りである。上記
メインアンプの出力信号ＭＯＬがハイレベル（ＶＰＥＲ
Ｉ）なら、Ｎチャンネル型ＭＯＳＦＥＴＱ３１がオフ状
態に、Ｎチャンネル型ＭＯＳＦＥＴＱ３３がオン状態に
されている。したがって、タイミング信号ＤＯＣがロウ
レベルのときには、上記Ｐチャンネル型ＭＯＳＦＥＴＱ
３０とＱ３２によるラッチ動作とは無関係に、タイミン
グ信号ＤＯＣのロウレベルによりオン状態にされるＰチ
ャンネル型ＭＯＳＦＥＴＱ３４によって、出力端子ＭＩ
Ｘは電源電圧ＶＤＤのようなハイレベルにされる。

【００６７】タイミング信号ＤＯＣがロウレベルからハ
イレベルに変化すると、上記Ｐチャンネル型ＭＯＳＦＥ
ＴＱ３４がオフ状態に、Ｎチャンネル型ＭＯＳＦＥＴＱ
３５がオン状態にされる。したがって、上記信号ＭＯＬ
がハイレベルなら上記ＭＯＳＦＥＴＱ３３とＱ３５を通
して出力端子ＭＩＸはハイレベルからロウレベルに変化
させられる。もしも、信号ＭＯＬがロウレベルなら、Ｎ
チャンネル型ＭＯＳＦＥＴＱ３１がオン状態に、Ｎチャ
ンネル型ＭＯＳＦＥＴＱ３３がオフ状態にされているの
で、上記オン状態のＭＯＳＦＥＴＱ３１を通してゲート
に信号ＭＯＬのロウレベルが供給されるＰチャンネル型
ＭＯＳＦＥＴＱ３２によって、上記出力端子ＭＩＸから
は上記電源電圧ＶＤＤのようなハイレベルが引き続き出
力される。

【００６８】図９（Ｂ）において、降圧電圧ＶＰＥＲＩ
に対応した低振幅のメインアンプ出力信号ＭＯＬは、上
記同様にＮチャンネル型ＭＯＳＦＥＴＱ３３のゲート
と、Ｎチャンネル型ＭＯＳＦＥＴＱ３１のソースに接続
される。このＭＯＳＦＥＴＱ３１のゲートには、上記降
圧電圧ＶＰＥＲＩが供給される。上記一対のＭＯＳＦＥ
ＴＱ３１とＱ３３のドレインと電源電圧ＶＤＤとの間に
は、互いにゲートとドレインとが交差接続されたＰチャ
ンネル型ＭＯＳＦＥＴＱ３０とＱ３２が設けられる。

【００６９】ノア（ＮＯＲ）論理を実現するために、そ
のドレインが出力端子ＭＩＸに接続されたＮチャンネル
型ＭＯＳＦＥＴＱ３３には並列形態にＮチャンネル型Ｍ
ＯＳＦＥＴＱ３５’が設けられ、上記出力端子ＭＩＸに
ドレインが接続されたＰチャンネル型ＭＯＳＦＥＴＱ３
２には、Ｐチャンネル型ＭＯＳＦＥＴＱ３４’が直列形
態に設けられる。これらのＮチャンネル型ＭＯＳＦＥＴ
Ｑ３５’とＰチャンネル型ＭＯＳＦＥＴＱ３４’のゲー
トには、電源電圧ＶＤＤに対応した出力タイミング信号
ＤＯＣが供給される。なお、ＭＯＳＦＥＴＱ３２とＱ３
４’とは接続の上下を逆にしてもよい。

【００７０】この回路の動作は、次の通りである。上記
メインアンプの出力信号ＭＯＬがロウレベル（０Ｖ）な
ら、Ｎチャンネル型ＭＯＳＦＥＴＱ３１がオン状態に、
Ｎチャンネル型ＭＯＳＦＥＴＱ３３がオフ状態にされて
いる。したがって、タイミング信号ＤＯＣがハイレベル
のときには、上記Ｐチャンネル型ＭＯＳＦＥＴＱ３０と
Ｑ３２によるラッチ動作とは無関係に、タイミング信号
ＤＯＣのハイレベルによりオン状態にされるＮチャンネ
ル型ＭＯＳＦＥＴＱ３５’によって、出力端子ＭＩＸは
回路の接地電位ＶＳＳのようなロウレベルにされる。

【００７１】タイミング信号ＤＯＣがハイレベルからロ
ウレベルに変化すると、上記Ｐチャンネル型ＭＯＳＦＥ
ＴＱ３４’がオン状態に、Ｎチャンネル型ＭＯＳＦＥＴ
Ｑ３５’がオフ状態にされる。したがって、上記信号Ｍ
ＯＬがロウレベルならＮチャンネル型ＭＯＳＦＥＴＱ３
１がオン状態になって、信号ＭＯＬのロウレベルを上記
Ｐチャンネル型ＭＯＳＦＥＴＱ３２のゲートに供給して
オン状態にさせる。したがって、オン状態にされた上記
ＭＯＳＦＥＴＱ３２とＱ３４’によって出力端子ＭＩＸ
はロウレベルからハイレベルに変化させられる。もし
も、信号ＭＯＬがハイレベルなら、Ｎチャンネル型ＭＯ
ＳＦＥＴＱ３１がオフ状態に、Ｎチャンネル型ＭＯＳＦ
ＥＴＱ３３がオン状態にされので、上記出力端子ＭＩＸ
からは上記接地電位ＶＳＳのようなロウレベルが引き続
き出力される。

【００７２】このような論理付レベルシフト回路を図８
に用いた場合には、レベルシフト回路と論理機能とが同
じ回路で構成できるために回路の簡素化が可能になる。
そして、上記のように信号伝達経路に挿入される論理段
数も減るので高速化も図ることができるものとなる。ま
た、図９（ａ）のＮＡＮＤ機能付レベルシフト回路を図
５のゲート回路Ｇ１，Ｇ２に用いれば、単なるレベルシ
フト回路であるＬＳを省略できるので、図５の出力回路
をいっそう高速化、小面積化とすることができる。

【００７３】つまり、前記のようなタイミング信号ＤＯ
Ｃに同期して信号出力を行わせるものの他、一般的にレ
ベルの異なる２つの信号の論理をとってレベル変換され
た出力信号を得る場合においても、上記のような低振幅
の第１入力信号と、高振幅の第２入力信号とを上記のよ
うに組み合わせることによって、論理和や論理積の論理
出力をレベル変換と合わせて行わせるようにすることが
できるものとなる。

【００７４】図１０には、この発明が適用されるシンク
ロナスＤＡＲＭ（ダイナミック型ＲＡＭ）の一実施例の
概略レイアウト図が示されている。メモリアレイとサブ
アレイの構成は、前記図１の実施例と基本的には同一で
ある。ただし、いっそうの小面積化のためチップの長手
方向の中央部にメインロウデコーダ１１とメインワード
ドライバ１２をまとめて設けて、前記のような周辺回路
領域１４とにより、チップ全体を４分割してそれぞれを
バンク０〜３を割り当てるようにするものである。そし
て、コマンドによって指示されるシンクロナスＤＲＡＭ
の主な動作モードは、次の通りである。

【００７５】（１）モードレジスタセットコマンド（Ｍ
ｏ） 上記入力回路に含まれるモードレジスタをセットするた
めのコマンドであり、ＣＳＢ，ＲＡＳＢ，ＣＡＳＢ，Ｗ
ＥＢ＝ロウレベルによって当該コマンド指定され、セッ
トすべきデータ（レジスタセットデータ）はＡ０〜Ａｉ
を介して与えられる。ここで、ＣＳＢは、チップセレク
ト信号であり、ＲＡＳＢはロウアドレスストローブ信号
であり、ＣＡＳＢはカラムアドレスストローブ信号であ
り、ＷＥＢはライトイネーブル信号であり、各信号名の
末尾のＢは、ロウレベルがアクティブレベルであること
を表している。

【００７６】レジスタセットデータは、特に制限されな
いが、バーストレングス、ＣＡＳレイテンシイ、ライト
モードなどとされる。特に制限されないが、設定可能な
バーストレングスは、１，２，４，８，フルページとさ
れ、設定可能なＣＡＳレイテンシイは１，２，３とさ
れ、設定可能なライトモードは、バーストライトとシン
グルライトとされる。

【００７７】上記ＣＡＳレイテンシイは、後述のカラム
アドレス・リードコマンドによって指示されるリード動
作においてＣＡＳＢの立ち下がりから出力バッファの出
力動作までに内部クロック信号の何サイクル分を費やす
かを指示するものである。読出しデータが確定するまで
にはデータ読出しのための内部動作時間が必要とされ、
それを内部クロック信号の使用周波数に応じて設定する
ためのものである。例えば、周波数の高い内部クロック
信号を用いる場合にはＣＡＳレイテンシイを相対的に大
きな値に設定し、周波数の低い内部クロック信号を用い
る場合にはＣＡＳレイテンシイを相対的に小さな値に設
定する。

【００７８】（２）ロウアドレスストローブ・バンクア
クティブコマンド（Ａｃ） これは、ロウアドレスストローブの指示とＡ１２，Ａ１
３による４つのメモリバンクの選択を有効にするコマン
ドであり、ＣＳＢ，ＲＡＳＢ＝ロウレベル、ＣＡＳＢ，
ＷＥＢ＝ハイレベルによって指示され、このとき上位２
ビットを除いたアドレス信号Ａ１１〜Ａ０がロウアドレ
ス信号として、上位２ビットのアドレス信号Ａ１２，Ａ
１３がメモリバンクの選択信号として取り込まれる。取
り込み動作は上述のように内部クロック信号の立ち上が
りエッジに同期して行われる。例えば、当該コマンドが
指定されると、それによって指定されるメモリバンクに
おけるワード線が選択され、当該ワード線に接続された
メモリセルがそれぞれ対応する相補データ線に導通され
る。

【００７９】（３）カラムアドレス・リードコマンド
（Ｒｅ） このコマンドは、バーストリード動作を開始するために
必要なコマンドであると共に、カラムアドレスストロー
ブの指示を与えるコマンドであり、ＣＳＢ，ＣＡＳＢ＝
ロウレベル、ＲＡＳＢ，ＷＥＢ＝ハイレベルによって指
示され、このときに供給されるアドレスがカラムアドレ
ス信号として取り込まれる。これによって取り込まれた
カラムアドレス信号はバーストスタートアドレスとして
カラムアドレスカウンタに供給される。これによって指
示されたバーストリード動作においては、その前にロウ
アドレスストローブ・バンクアクティブコマンドサイク
ルでメモリバンクとそれにおけるワード線の選択が行わ
れており、当該選択ワード線のメモリセルは、内部クロ
ック信号に同期してカラムアドレスカウンタから出力さ
れるアドレス信号に従って順次選択されて連続的に読出
される。連続的に読出されるデータ数は上記バーストレ
ングスによって指定された個数とされる。また、出力バ
ッファからのデータ読出し開始は上記ＣＡＳレイテンシ
イで規定される内部クロック信号のサイクル数を待って
行われる。

【００８０】（４）カラムアドレス・ライトコマンド
（Ｗｒ） ライト動作の態様としてモードレジスタにバーストライ
トが設定されているときは当該バーストライト動作を開
始するために必要なコマンドとされ、ライト動作の態様
としてモードレジスタにシングルライトが設定されてい
るときは当該シングルライト動作を開始するために必要
なコマンドとされる。更に当該コマンドは、シングルラ
イト及びバーストライトにおけるカラムアドレスストロ
ーブの指示を与える。当該コマンドは、ＣＳＢ，ＣＡＳ
Ｂ，ＷＥＢ＝ロウレベル、ＲＡＳＢ＝ハイレベルによっ
て指示され、このときに供給されるアドレスがカラムア
ドレス信号として取り込まれる。これによって取り込ま
れたカラムアドレス信号はバーストライトにおいてはバ
ーストスタートアドレスとしてカラムアドレスカウンタ
に供給される。これによって指示されたバーストライト
動作の手順もバーストリード動作と同様に行われる。但
し、ライト動作にはＣＡＳレイテンシイはなく、ライト
データの取り込みは当該カラムアドレス・ライトコマン
ドサイクルから開始される。

【００８１】（５）プリチャージコマンド（Ｐｒ） これは、上位２ビットのアドレス信号によって選択され
たメモリバンクに対するプリチャージ動作の開始コマン
ドとされ、ＣＳＢ，ＲＡＳＢ，ＷＥＢ＝ロウレベル、Ｃ
ＡＳＢ＝ハイレベルによって指示される。

【００８２】（６）オートリフレッシュコマンド このコマンドはオートリフレッシュを開始するために必
要とされるコマンドであり、ＣＳＢ，ＲＡＳＢ，ＣＡＳ
Ｂ＝ロウレベル、ＷＥＢ，ＣＫＥ（クロックイネーブ
ル）＝ハイレベルによって指示される。

【００８３】（７）バーストストップ・イン・フルペー
ジコマンド フルページに対するバースト動作を全てのメモリバンク
に対して停止させるために必要なコマンドであり、フル
ページ以外のバースト動作では無視される。このコマン
ドは、ＣＳＢ，ＷＥＢ＝ロウレベル、ＲＡＳＢ，ＣＡＳ
Ｂ＝ハイレベルによって指示される。

【００８４】（８）ノーオペレーションコマンド（Ｎｏ
ｐ） これは実質的な動作を行わないこと指示するコマンドで
あり、ＣＳＢ＝ロウレベル、ＲＡＳＢ，ＣＡＳＢ，ＷＥ
Ｂのハイレベルによって指示される。

【００８５】図１１には、この発明が適用されたシンク
ロナスＤＲＡＭの動作を説明するための波形図が示され
ている。同図では、バースト長ＢＬ＝２、ＣＡＳレイテ
ンシＣＬ＝２の場合を例にして示されている。上記ＢＬ
＝２、ＣＬ＝２は、前記のようなモードレジスタに設定
される。前記説明したように、ＢＬ＝２とは２つの連続
サイクルで２つのカラムスイッチから読みは出し／書き
込みを行うことであり、ＣＬ＝２とはリードコマンドか
ら２サイクル後に出力端子ＤＱから出力データを出力さ
せることである。

【００８６】バンクアクティブコマンドにより、図示し
ないアドレス入力端子からロウ系のアドレス信号を取り
込み、それをデコードすることによりサブワード線ＳＷ
ＬがＶＰＰのような選択レベルにされる。これにより、
相補ビット線ＢＬ，ＢＬＢには、微小読み出し信号が現
れる。センスアンプが動作タイミング信号により活性化
されるのて上記相補ビット線ＢＬとＢＬＢの上記微小読
み出し信号は、ＶＤＬのようなハイレベルとＶＳＳのよ
うなロウレベルに増幅され、サブワード線ＳＷＬが選択
されたメモリセルへの再書き込み（リフレッシュ）が行
われる。

【００８７】バンクアクティブの２サイクル後にリード
コマンドが入力され、図示しないカラム系のアドレス信
号が取り込まれ、カラム選択信号ＹＳ１を立ち上げる。
これにより、メイン入出力線ＭＩＯとＭＩＯＢは、上記
カラム選択直前までＶＤＬレベルにプリチャージされて
おり、上記ＹＳ選択のビット線情報により１００〜１５
０ｍＶの電圧差を得て、これを信号ＭＡＥにより活性化
されるメインアンプにより増幅して出力信号ＭＯを形成
する。このメインアンプの出力信号ＭＯは、前記のよう
に降圧電圧ＶＰＥＲＩに対応した低振幅信号であるの
で、出力バッファの入力部においてレベルシフトし、図
５又は図８の実施例のようにＶＤＤレベルに変換させ、
出力タイミング信号ＤＯＣに同期して出力させる。上記
ＢＬ＝２のときには、リードコマンドの次のクロックＣ
ＬＫに同期してＹ系のアドレスが切り替わり、それに対
応してメインアンプの出力信号ＭＯが形成される。

【００８８】バンクアクティブコマンドから最初の出力
信号ＤＱが確定するまでのアクセス時間がｔＲＡＣｅ
ｑ、リードコマンドから出力信号ＤＱが確定するまでの
アクセス時間がｔＡＡｅｑ、クロック信号ＣＬＫから出
力信号ＤＱが確定するまでのアクセス時間がｔＡＣであ
る。本発明はレイテンシ制御信号ＭＯＥと出力制御信号
ＤＯＣにＶＤＤレベルの高振幅信号を用いるものである
ので、レベル変換に費やされる時間を省略でき、その結
果上記アクセス時間ｔＡＣの短縮化が可能になる。そし
て、上記のような高振幅信号での制御によって、それに
より駆動されるＭＯＳＦＥＴに流れる電流を大きくする
ことができ、そこでの信号遅延も小さくできるから高速
化に寄与することととなる。したがって、クロック信号
ＣＬＫの周期をその分短くすることができ、シンクロナ
スＤＡＲＭの高速化を図ることができる。

【００８９】前記図５に示す実施例と前記図８に示した
実施例は、いずれも内部の低電位（ＶＰＥＲＩ）に対応
した小振幅の信号（ＭＯＢ，ＭＯＬ）を外部電圧（ＶＤ
Ｄ）に対応した大振幅の信号（ＭＯＨ，Ｓ１）に変換し
て外部に信号（Ｄｏｕｔ）を出力する際の高速化に有効
である。これらの実施例において共通する点は次の通り
である。すなわち、外部にデータを出力するタイミング
信号（ＤＯＣ）がアクティブになる前に、上記低電位
（ＶＰＥＲＩ）に対応した信号が上記外部電圧（ＶＤ
Ｄ）に対応した信号に変換できる構成にされている，従
つて、外部にデータを出力するタイミング信号（ＤＯ
Ｃ）がアクティブになってから実際に外部に信号（Ｄｏ
ｕｔ）が出力されるまでの期間中に、信号レベルを変換
するための時間が含まれないから、高速出力が可能であ
る。

【００９０】特に、メインアンプからの低振幅出力信号
が出力回路またはその近傍に到達した後、内部タイミン
グ信号に応答して高速に外部に出力させる場合に本発明
は有効である。メインアンプと出力回路間は比較的長い
配線を介して接続される場合が多いので、メインアンプ
からの出力信号は低振幅化さたまま出力回路またはその
近傍まで伝達された方が低消費電力化のために有効であ
る。

【００９１】図１２には、この発明に係る論理付レベル
シフト回路の他の一実施例の回路図が示されている。こ
の実施例の回路は、前記図９（Ｂ）に示す回路の変形例
であり、ＭＯＳＦＥＴＱ３６が追加されている。信号Ｍ
ＯＬがロウレベルで、かつ、タイミング信号ＤＯＣがハ
イレベルに変化した時に生じる不所望な電流をカットす
るためにＭＯＳＦＥＴＱ３６が設けられる。すなわち、
ＭＯＳＦＥＴＱ３０とＱ３１を介して電源ＶＤＤ側から
信号ＭＯＬ側に不所望な電流が流れることを防止するた
めにＭＯＳＦＥＴＱ３６が設けられる。

【００９２】図１３には、この発明に係る論理付レベル
シフト回路の他の一実施例の回路図が示されている。こ
の実施例の回路は、前記図９（Ａ）に示す２入力ＮＡＮ
Ｄ回路の変形例であり、３入力（ＩＮ１、ＩＮ２、ＩＮ
３）ＮＡＮＤ回路を構成している。すなわち、タイミン
グ信号ＩＮ３を受けるためのＭＯＳＦＥＴＱ３７、Ｑ３
８が追加されている。

【００９３】図１４には、この発明に係る論理付レベル
シフト回路の他の一実施例の回路図が示されている。こ
の実施例の回路は、前記図１２に示す２入力ＮＯＲ回路
の変形例であり、３入力（ＩＮ１、ＩＮ２、ＩＮ３）Ｎ
ＯＲ回路を構成している。すなわち、タイミング信号Ｉ
Ｎ３を受けるためのＭＯＳＦＥＴＱ３９、Ｑ４０が追加
されている。

【００９４】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１） 外部端子から供給される電源電圧を受け、それ
を降圧した電圧で動作させられる内部回路と、上記内部
回路で形成された出力すべき信号をタイミング信号に従
って外部端子を通して出力させる出力回路とを備えた半
導体集積回路装置において、上記降圧電圧を用いること
により低消費電力化と素子の高信頼性を図りつつ、上記
内部回路で形成された出力すべき信号を電源電圧に対応
した信号レベルに変換しておいて、上記出力回路により
上記外部端子から供給された電源電圧に対応した電圧レ
ベルのタイミング信号を用いて出力させることより、タ
イミング信号から見て上記レベル変換動作を見えなくす
ることができるから動作の高速化を図ることができると
いう効果が得られる。

【００９５】（２） 上記入力回路のうち上記外部端子
から供給されるクロック信号を受ける入力回路と、上記
出力回路に供給されるクロック信号を発生させるクロッ
ク分配回路とを上記外部端子から供給される電源電圧を
動作電圧にすることより、内部クロック信号を発生させ
る経路にレベル変換が存在しないために、上記クロック
信号に対応して出力信号を高速に出力させることができ
るという効果が得られる。

【００９６】（３） 上記入力回路は、外部端子から供
給される電源電圧により動作させられることより、入出
力インターフェイスを電源電圧に対応したものとするこ
とができるという効果が得られる。

【００９７】（４） 上記出力回路に含まれる上記タイ
ミング信号に従って上記出力すべき信号を伝達させる論
理部と上記レベルシフト回路とを、上記内部回路で形成
された出力すべき信号に対応して相補的にスイッチ動作
を行う一対からなる第１と第２のＮチャンネル型ＭＯＳ
ＦＥＴと、かかる第１と第２のＮチャンネル型ＭＯＳＦ
ＥＴのドレインと外部端子から供給された電源電圧との
間に設けられ、ゲートとドレインとが交差接続された第
１と第２のＰチャンネル型ＭＯＳＦＥＴと、上記タイミ
ング信号をゲートに受け、上記一対のＮチャンネル型Ｍ
ＯＳＦＥＴのうち出力端子にドレインが接続されたもの
と直列（又は並列）に接続された第３のＮチャンネル型
ＭＯＳＦＥＴと、上記交差接続されＰチャンネル型ＭＯ
ＳＦＥＴのうち出力端子にドレインが接続されたものと
並列（又は直列）に接続された第３のＰチャンネル型Ｍ
ＯＳＦＥＴからなる論理付レベルシフト回路を用いるこ
とより回路の簡素化も図ることができるという効果が得
られる。

【００９８】（５） 上記論理付レベルシフト回路とし
て、上記第１のＮチャンネル型ＭＯＳＦＥＴのゲートに
は、上記内部回路で形成された出力すべき信号を供給
し、第２のＮチャンネル型ＭＯＳＦＥＴのゲートには上
記内部降圧電圧を供給し、ソースには上記上記内部回路
で形成された出力すべき信号を供給し、上記第１のＮチ
ャンネル型ＭＯＳＦＥＴのドレインを上記出力端子に接
続させるものとすることにより、回路の簡素化と上記出
力すべき信号をシングルエンドの増幅回路で形成するこ
とができるために信号配線を少なくできるという効果が
得られる。

【００９９】（６） ゲートがワード線に接続され、一
方のソース，ドレインが上記ワード線と交差するビット
線に接続され、他方のソース，ドレインが記憶キャパシ
タの蓄積ノードに接続されたアドレス選択ＭＯＳＦＥＴ
からなるダイナミック型メモリセルと、上記ビット線に
読み出された上記記憶キャパシタの情報電荷に従った微
小電圧を増幅するセンスアンプの増幅ＭＯＳＦＥＴと、
上記ビット線にプリチャージ電圧を与えるプリチャージ
ＭＯＳＦＥＴと、上記ビット線を選択するカラムスイッ
チＭＯＳＦＥＴとを含むメモリアレイと、上記ワード線
とビット線の選択信号を形成するデコーダと、上記カラ
ムスイッチを通して選択されたメモリセルの記憶情報を
読み出すメインアンプを含むダイナミック型ＲＡＭにお
いて、上記デコーダとメインアンプには、上記降圧回路
で形成された第１の動作電圧を供給し、上記センスアン
プの増幅ＭＯＳＦＥＴには、上記降圧回路で形成され、
上記第１の動作電圧よりも低くされた第２の動作電圧が
供給することにより、低消費電力、高信頼性を図りつ
つ、上記のような出力バッファを設けることにより動作
の高速化を実現することができるという効果が得られ
る。

【０１００】（７） 上記ワード線は、メインワード線
と、かかるメインワード線に対して共通に割り当てられ
てなる複数のサブワード線を設けて上記ダイナミック型
メモリセルのアドレス選択ＭＯＳＦＥＴのゲートを接続
し、上記サブワード線を上記メインワード線の信号とサ
ブワード選択線の信号とを受けるサブワードドライバに
より上記複数のうちの１つを選択し、上記サブワードド
ライバも上記メモリアレイに含ませることより、高集積
化で高容量のダイナミック型ＲＡＭを得ることができる
という効果が得られる。

【０１０１】（８） 外部端子から供給される電源電圧
を受け、それを降圧した電圧で動作させる内部回路を用
いることより低消費電力と高信頼性を図るとともに、上
記内部回路で形成された第１信号と外部端子から供給さ
れる電源電圧に対応した第２信号との論理処理を行う論
理部として、上記第１信号に対応して相補的にスイッチ
動作を行う一対からなる第１と第２のＮチャンネル型Ｍ
ＯＳＦＥＴと、かかる第１と第２のＮチャンネル型ＭＯ
ＳＦＥＴのドレインと外部端子から供給された電源電圧
との間に設けられ、ゲートとドレインとが交差接続され
た第１と第２のＰチャンネル型ＭＯＳＦＥＴと、上記第
２信号をゲートに受けて上記一対のＮチャンネル型ＭＯ
ＳＦＥＴのうち出力端子にドレインが接続されたものと
直列に接続された第３のＮチャンネル型ＭＯＳＦＥＴ
と、上記第２信号をゲートに受けて上記交差接続されＰ
チャンネル型ＭＯＳＦＥＴのうち出力端子にドレインが
接続されたものと並列に接続された第３のＰチャンネル
型ＭＯＳＦＥＴとで構成することより、簡単な回路で論
理機能とレベル変換動作を行わせることができるという
効果が得られる。

【０１０２】（９） 上記第１のＮチャンネル型ＭＯＳ
ＦＥＴのゲートに上記第１信号を供給し、上記第２のＮ
チャンネル型ＭＯＳＦＥＴのゲートには、上記降圧電圧
を供給し、ソースには上記第１信号を供給し、上記第１
のＮチャンネル型ＭＯＳＦＥＴのドレインを上記出力端
子に接続することにより、回路の簡素化と上記出力すべ
き信号をシングルエンドの増幅回路で形成することがで
きるために信号配線を少なくできるという効果が得られ
る。

【０１０３】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、上記
図１又は図１０に示したダイナミック型ＲＡＭにおいて
メモリアレイ、サブアレイ及びサブワードドライバの構
成は、種々の実施形態を採ることができるし、サブワー
ドドライバを用いないワードシャント方式でもよい。

【０１０４】論理付レベルシフト回路は、図９（Ａ）
（Ｂ）においてＮチャンネル型ＭＯＳＦＥＴＱ３１とＱ
３３のゲートに相補の入力信号ＭＯとＭＯＢを供給する
構成としてもよい。またクロック系信号は電源電圧ＶＤ
Ｄレベルそのものでなくとも、後段でレベル変換が必要
のない程度のわずかな降圧をおこなってもよい。例え
ば、このようなわずかな降圧は、昇圧電圧ＶＰＰをゲー
トに印加し、電源電圧ＶＤＤをドレインに印加したＮチ
ャンネル型ＭＯＳＦＥＴのソース側電圧を用いれば簡単
に実現できる。

【０１０５】クロック信号に対応したデータ出力を行う
ものとしては、前記ダイナミック型ＲＡＭの他同様な動
作を行うものであれば何であってもよい。つまり、この
発明は、タイミング信号に対応して出力動作を行わせる
もの、あるいは内部降圧回路で動作する内部回路を持
ち、それを外部電源電圧に対応したレベルに変換させて
出力させる出力回路を備えた半導体集積回路装置に広く
利用することができる。

【０１０６】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、外部端子から供給される電
源電圧を受け、それを降圧した電圧で動作させられる内
部回路と、上記内部回路で形成された出力すべき信号を
タイミング信号に従って外部端子を通して出力させる出
力回路とを備えた半導体集積回路装置において、上記降
圧電圧を用いることにより低消費電力化と素子の高信頼
性を図りつつ、上記内部回路で形成された出力すべき信
号を電源電圧に対応した信号レベルに変換しておいて、
上記出力回路により上記外部端子から供給された電源電
圧に対応した電圧レベルのタイミング信号を用いて出力
させることより、上記レベル変換動作を見えなくするこ
とができるから動作の高速化を図ることができる。

【０１０７】外部端子から供給される電源電圧を受け、
それを降圧した電圧で動作させられる内部回路を用いる
ことより低消費電力と高信頼性を図るとともに、上記内
部回路で形成された第１信号と外部端子から供給される
電源電圧に対応した第２信号との論理処理を行う論理部
として、上記第１信号信号に対応して相補的にスイッチ
動作を行う一対からなる第１と第２のＮチャンネル型Ｍ
ＯＳＦＥＴと、かかる第１と第２のＮチャンネル型ＭＯ
ＳＦＥＴのドレインと外部端子から供給された電源電圧
との間に設けられ、ゲートとドレインとが交差接続され
た第１と第２のＰチャンネル型ＭＯＳＦＥＴと、上記第
２信号をゲートに受けて上記一対のＮチャンネル型ＭＯ
ＳＦＥＴのうち出力端子にドレインが接続されたものと
直列に接続された第３のＮチャンネル型ＭＯＳＦＥＴ
と、上記第２信号をゲートに受けて上記交差接続されＰ
チャンネル型ＭＯＳＦＥＴのうち出力端子にドレインが
接続されたものと並列に接続された第３のＰチャンネル
型ＭＯＳＦＥＴとで構成することより、簡単な回路で論
理機能とレベル変換動作を行わせることができる。

【図面の簡単な説明】

【図１】この発明が適用されるダイナミック型ＲＡＭの
一実施例を示す概略レイアウト図である。

【図２】この発明が適用されるダイナミック型ＲＡＭを
説明するための概略レイアウト図である。

【図３】この発明に係るダイナミック型ＲＡＭにおける
サブアレイとその周辺回路の一実施例を示す概略レイア
ウト図である。

【図４】この発明に係るダイナミック型ＲＡＭのセンス
アンプ部を中心にして、アドレス入力からデータ出力ま
での簡略化された一実施例を示す回路図である。

【図５】この発明に係るダイナミック型ＲＡＭの出力バ
ッファの一実施例を示す回路図である。

【図６】図５に示したダイナミック型ＲＡＭの動作順序
に対応した各回路の動作電圧に対応した信号レベルを示
す電位分布図である。

【図７】図６のクロック系回路の一実施例を示す回路図
である。

【図８】この発明に係るダイナミック型ＲＡＭの出力バ
ッファの他の一実施例を示す回路図である。

【図９】この発明に係る論理付レベルシフト回路の一実
施例を示す回路図である。

【図１０】この発明が適用されるシンクロナスダイナミ
ック型ＲＡＭの一実施例を示す概略レイアウト図であ
る。

【図１１】図１０のシンクロナスダイナミック型ＲＡＭ
の動作の一例を説明するための波形図である。

【図１２】この発明に係る論理付レベルシフト回路の他
の一実施例を示す回路図である。

【図１３】この発明に係る論理付レベルシフト回路の他
の一実施例を示す回路図である。

【図１４】この発明に係る論理付レベルシフト回路の他
の一実施例を示す回路図である。

【符号の説明】

１０…メモリチップ、１１…メインロウデコーダ領域、
１２…メインワードドライバ領域、１３…カラムデコー
ダ領域、１４…周辺回路、ポンディングパッド領域、１
５…メセリセルアレイ（サブアレイ）、１６…センスア
ンプ領域、１７…サブワードドライバ領域、１８…交差
領域（クロスエリア）、５１…アドレスバッファ、５２
…プリデコーダ、５３…デコーダ、６１…メインアン
プ、６２…出力バッファ、６３…入力バッファ、ＬＳ…
レベルシフト回路、Ｇ１〜Ｇ４…ゲート回路、Ｎ１〜Ｎ
１３…インバータ回路、ＱＰ…Ｐチャンネル型出力ＭＯ
ＳＦＥＴ、ＱＮ…Ｎチャンネル型出力ＭＯＳＦＥＴ、Ｑ
１〜Ｑ３５…ＭＯＳＦＥＴ。

Claims (14)

【特許請求の範囲】
1. 【請求項１】 外部端子から供給される電源電圧を降圧
   する降圧回路と、 外部端子から供給される入力信号を受ける入力回路と、 上記降圧回路で形成された内部電圧で動作する内部回路
   と、 タイミング信号に従って外部端子を通して信号を出力さ
   せる出力回路と、 上記内部回路で形成された出力すべき信号を上記外部端
   子から供給された電源電圧レベルに対応した信号レベル
   に変換するレベルシフト回路とを備え、 上記タイミング信号は、上記外部端子から供給された電
   源電圧レベルに対応した信号レベルであり、 上記出力回路は、上記レベルシフト回路で変換された信
   号を出力させるものであることを特徴とする半導体集積
   回路装置。
2. 【請求項２】 請求項１において、 外部端子から供給されるクロック信号に基づいて上記タ
   イミング信号を形成するタイミング信号発生回路を更に
   有し、 上記入力回路と上記タイミング信号発生回路とは、上記
   外部端子から供給される電源電圧を動作電圧とするもの
   であることを特徴とする半導体集積回路装置。
3. 【請求項３】 請求項１又は請求項２において、 上記入力回路は、外部端子から供給される電源電圧によ
   り動作させられるものであることを特徴とする半導体集
   積回路装置。
4. 【請求項４】 請求項１、請求項２又は請求項３のいず
   れかにおいて、 上記レベルシフト回路は、論理付レベルシフト回路によ
   り構成され、 かかる論理付レベルシフト回路は、 上記内部回路で形成された出力すべき信号に対応して相
   補的にスイッチ動作を行う一対からなる第１と第２のＮ
   チャンネル型ＭＯＳＦＥＴと、かかる第１と第２のＮチ
   ャンネル型ＭＯＳＦＥＴのドレインと外部端子から供給
   された電源電圧との間に設けられ、互いにゲートとドレ
   インとが交差接続された第１と第２のＰチャンネル型Ｍ
   ＯＳＦＥＴと、 上記タイミング信号をゲートに受け、上記一対のＮチャ
   ンネル型ＭＯＳＦＥＴのうち出力端子にドレインが接続
   されたものと直列に接続された第３のＮチャンネル型Ｍ
   ＯＳＦＥＴと、上記交差接続されたＰチャンネル型ＭＯ
   ＳＦＥＴのうち出力端子にドレインが接続されたものと
   並列に接続された第３のＰチャンネル型ＭＯＳＦＥＴか
   らなることを特徴とする半導体集積回路装置。
5. 【請求項５】 請求項１、請求項２又は請求項３のいず
   れかにおいて、 上記レベルシフト回路は、論理付レベルシフト回路によ
   り構成され、 かかる論理付レベルシフト回路は、 上記内部回路で形成された出力すべき信号をゲートに受
   ける第１のＮチャンネル型ＭＯＳＦＥＴと、 上記内部降圧電圧をゲートに受け、上記内部回路で形成
   された出力すべき信号をソースに受ける第２のＮチャン
   ネル型ＭＯＳＦＥＴと、 上記第１と第２のＮチャンネル型ＭＯＳＦＥＴのドレイ
   ンと外部端子から供給された電源電圧との間に設けら
   れ、互いにゲートとドレインとが交差接続された第１と
   第２のＰチャンネル型ＭＯＳＦＥＴと、 上記タイミング信号をゲートに受け、上記第１のＮチャ
   ンネル型ＭＯＳＦＥＴと直列に接続された第３のＮチャ
   ンネル型ＭＯＳＦＥＴと、上記交差接続されたＰチャン
   ネル型ＭＯＳＦＥＴのうち出力端子にドレインが接続さ
   れたものと並列に接続された第３のＰチャンネル型ＭＯ
   ＳＦＥＴからなることを特徴とする半導体集積回路装
   置。
6. 【請求項６】 請求項１、請求項２、請求項３又は請求
   項４のいずれかにおいて、 上記内部回路は、 ゲートがワード線に接続され、一方のソース，ドレイン
   が上記ワード線と交差するビット線に接続され、他方の
   ソース，ドレインが記憶キャパシタの蓄積ノードに接続
   されたアドレス選択ＭＯＳＦＥＴからなるダイナミック
   型メモリセルと、上記ビット線に読み出された上記記憶
   キャパシタの情報電荷に従った微小電圧を増幅するセン
   スアンプの増幅ＭＯＳＦＥＴと、上記ビット線にプリチ
   ャージ電圧を与えるプリチャージＭＯＳＦＥＴと、上記
   ビット線を選択するカラムスイッチＭＯＳＦＥＴとを含
   むメモリアレイと、 上記ワード線とビット線の選択信号を形成するプリデコ
   ーダ及びデコーダと、 上記カラムスイッチを通して選択されたメモリセルの記
   憶情報を読み出すメインアンプを含み、 上記プリデコーダ及びデコーダとメインアンプには、上
   記降圧回路で形成された第１の動作電圧が供給され、 上記センスアンプの増幅ＭＯＳＦＥＴには、上記降圧回
   路で形成され、上記第１の動作電圧よりも低くされた第
   ２の動作電圧が供給されるものであることを特徴とする
   半導体集積回路装置。
7. 【請求項７】 請求項６において、 上記ワード線は、メインワード線と、かかるメインワー
   ド線に対して共通に割り当てられてなる複数のサブワー
   ド線からなり、 上記サブワード線に対して上記ダイナミック型メモリセ
   ルのアドレス選択ＭＯＳＦＥＴのゲートが接続され、 上記サブワード線は、上記メインワード線の信号とサブ
   ワード選択線の信号とを受けるサブワードドライバによ
   り上記複数のうちの１つが選択されるものであり、 上記サブワードドライバも上記メモリアレイに含まれる
   ものであることを特徴とする半導体集積回路装置。
8. 【請求項８】 外部端子から供給される電源電圧を降圧
   する降圧回路と、 外部端子から供給される入力信号を受ける入力回路と、 上記降圧回路で形成された内部電圧で動作する内部回路
   と、 上記外部端子から供給される電源電圧で動作し、内部回
   路で形成された出力すべき信号を外部端子を通して出力
   させる出力回路とを備え、 上記出力回路は、 上記内部回路で形成された第１信号と外部端子から供給
   される電源電圧に対応した第２信号との論理処理を行う
   論理部を含み、 上記論理部は、上記第１信号に対応して相補的にスイッ
   チ動作を行う一対からなる第１と第２のＮチャンネル型
   ＭＯＳＦＥＴと、かかる第１と第２のＮチャンネル型Ｍ
   ＯＳＦＥＴのドレインと外部端子から供給された電源電
   圧との間に設けられ、ゲートとドレインとが交差接続さ
   れた第１と第２のＰチャンネル型ＭＯＳＦＥＴと、 上記第２信号をゲートに受けて上記一対のＮチャンネル
   型ＭＯＳＦＥＴのうち出力端子にドレインが接続された
   ものと直列に接続された第３のＮチャンネル型ＭＯＳＦ
   ＥＴと、上記第２信号をゲートに受けて上記交差接続さ
   れＰチャンネル型ＭＯＳＦＥＴのうち出力端子にドレイ
   ンが接続されたものと並列に接続された第３のＰチャン
   ネル型ＭＯＳＦＥＴとからなることを特徴とする半導体
   集積回路装置。
9. 【請求項９】 請求項８において、 上記第１のＮチャンネル型ＭＯＳＦＥＴのゲートに上記
   第１信号を供給し、上記第２のＮチャンネル型ＭＯＳＦ
   ＥＴのゲートには、上記降圧電圧を供給し、ソースには
   上記第１信号を供給し、上記第１のＮチャンネル型ＭＯ
   ＳＦＥＴのドレインを上記出力端子に接続してなること
   を特徴とする半導体集積回路装置。
10. 【請求項１０】 第１端子から供給される第１電圧を降
    圧する降圧回路と、 第２端子から供給される入力信号を受ける入力回路と、 上記降圧回路で形成された第２電圧で動作する内部回路
    と、 上記内部回路で形成された出力すべき信号をタイミング
    信号に従って第３端子を通して出力させる出力回路とを
    備え、 上記内部回路で形成された出力すべき信号は、レベルシ
    フト回路により上記第１電圧レベルに対応した信号レベ
    ルに変換されて上記出力回路に供給され、 上記出力回路においては、上記第１電圧に対応した電圧
    レベルのタイミング信号を受け、上記レベルシフト回路
    を通した信号を出力させるものであることを特徴とする
    半導体集積回路装置。
11. 【請求項１１】 請求項１０において、 上記タイミング信号は、第４端子から供給されるクロッ
    ク信号に従って形成されるものであり、 上記入力回路のうち上記第４端子から供給されるクロッ
    ク信号を受ける入力部と、上記出力回路に供給されるク
    ロック信号を発生させるクロック分配回路とは、上記第
    １電圧を動作電圧とするものであることを特徴とする半
    導体集積回路装置。
12. 【請求項１２】 請求項１０において、 上記入力回路は、第１電圧により動作させられるもので
    あることを特徴とする半導体集積回路装置。
13. 【請求項１３】 請求項１０において、 上記出力回路に含まれる論理部と上記レベルシフト回路
    とは、論理付レベルシフト回路により構成され、 かかる論理付レベルシフト回路は、 上記内部回路で形成された出力すべき信号に対応して相
    補的にスイッチ動作を行う一対からなる第１と第２のＮ
    チャンネル型ＭＯＳＦＥＴと、かかる第１と第２のＮチ
    ャンネル型ＭＯＳＦＥＴのドレインと第１端子から供給
    された第１電圧との間に設けられ、互いにゲートとドレ
    インとが交差接続された第１と第２のＰチャンネル型Ｍ
    ＯＳＦＥＴと、 上記タイミング信号をゲートに受け、上記一対のＮチャ
    ンネル型ＭＯＳＦＥＴのうち出力端子にドレインが接続
    されたものに接続された第３のＮチャンネル型ＭＯＳＦ
    ＥＴと、上記交差接続されたＰチャンネル型ＭＯＳＦＥ
    Ｔのうち出力端子にドレインが接続されたものに接続さ
    れた第３のＰチャンネル型ＭＯＳＦＥＴからなることを
    特徴とする半導体集積回路装置。
14. 【請求項１４】 第１電源電圧を受けて動作する出力回
    路と、 上記第１電源電圧より低い第２電源電圧を受けて動作す
    る内部回路とを備え、 上記出力回路は、 上記内部回路で形成された信号に対応して相補的にスイ
    ッチ動作を行う一対からなる第１と第２のＮチャンネル
    型ＭＯＳＦＥＴと、かかる第１と第２のＮチャンネル型
    ＭＯＳＦＥＴのドレインと第１電源電圧が供給される端
    子との間に設けられ、互いにゲートとドレインとが交差
    接続された第１と第２のＰチャンネル型ＭＯＳＦＥＴ
    と、 出力端子と、 上記第１電源電圧レベルのタイミング信号をゲートに受
    け、上記一対のＮチャンネル型ＭＯＳＦＥＴのうち上記
    出力端子にドレインが接続されたものと直列に接続され
    た第３のＮチャンネル型ＭＯＳＦＥＴと、 上記タイミング信号をゲートに受け、上記交差接続され
    たＰチャンネル型ＭＯＳＦＥＴのうち上記出力端子にド
    レインが接続されたものと並列に接続された第３のＰチ
    ャンネル型ＭＯＳＦＥＴとを含むことを特徴とする半導
    体集積回路装置。