JPH04258161A

JPH04258161A - 半導体集積回路装置

Info

Publication number: JPH04258161A
Application number: JP3040954A
Authority: JP
Inventors: Kyoko Ishii; 石井　京子; Shinichi Miyatake; 伸一宮武; Tsutomu Takahashi; 勉高橋; Shinji Udo; 有働　信治; Hiroshi Yoshioka; 博志吉岡; Mitsuhiro Takano; 高野　光広; Makoto Morino; 誠森野
Original assignee: Hitachi ULSI Engineering Corp; Hitachi Ltd
Current assignee: Hitachi Ltd; Hitachi Solutions Technology Ltd
Priority date: 1991-02-12
Filing date: 1991-02-12
Publication date: 1992-09-14
Anticipated expiration: 2015-06-26
Also published as: KR100226203B1; JP3057100B2; US5335203A; KR920017112A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体集積回路装置
に関し、例えば約１６Ｍビットのような大記憶容量を持
つダイナミック型ＲＡＭ（ランダム・アクセス・メモリ
）に利用して有効な技術に関するものである。

【０００２】

【従来の技術】約１６Ｍビットのような大きな記憶容量
を持つダイナミック型ＲＡＭの開発が進められている。このようなダイナミック型ＲＡＭの例として、例えば日
経マグロウヒル社昭和６３年３月１日発行『日経マイク
ロデバイス』誌の頁６７〜頁８１がある。

【０００３】

【発明が解決しようとする課題】上記のような大記憶容
量化に伴いメモリチップも必然的に大型化する。それに
伴い、素子の微細化や配線の引き回しによる速度の低下
に格別の配慮が必要になるものである。特に、メモリ素
子の微細化に伴い信号量も小さくなるから、そのような
微小な信号を正確にしかも高速に増幅するセンスアンプ
にあっては動作マージンを確保する必要がある。また、
入力パッドとその信号を受ける内部回路との間の配線長
が長くなる結果、そこでの信号遅延量が非常に大きくな
ってしまう等の種々の問題が生じる。すなわち、約１６
Ｍビットものような大記憶容量化を実現するには、もは
や約１Ｍビットや約４Ｍビットのダイナミック型ＲＡＭ
に用いられた技術手法とは異なる新たな技術開発が必要
になるものである。この発明の目的は、大記憶容量化を
図った半導体記憶回路に適した半導体集積回路装置を提
供することにある。この発明の他の目的は、動作の安定
化及び高速化を図りつつ大記憶容量化を実現した半導体
記憶回路を備えた半導体集積回路装置を提供することに
ある。この発明の前記ならびにそのほかの目的と新規な
特徴は、本明細書の記述および添付図面から明らかにな
るであろう。

【０００４】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、複数からなるメモリブロッ
クに分割し、各メモリブロックにおいて複数組からなる
メモリマットとセンスアンプのうち同数のワード線が選
択状態にされるようＸ系のアドレス割り付けを行うとと
もに、各メモリブロックに一対一に対応して外部からの
電源電圧を受けて上記センスアンプの動作電圧を形成す
る複数からなる内部降圧回路を設ける。この内部降圧用
の定電圧を形成する帰還増幅回路に設けられる利得設定
用の抵抗素子上にシールド用導体層を介して信号用配線
を設けるようにする。入力パッドに近接して初段回路と
入力端子から供給される入力信号に対応した信号を内部
回路まで導く信号線を駆動する駆動回路とを設ける。

【０００５】

【作用】上記した手段によれば、メモリブロックの毎に
電源が設けられなるから特定配線に大電流が流れること
が防止できる。この結果、電源ノイズの低減、発熱の不
均一に伴うメモリセルのリーク電流の不均一が防止でき
センスアンプの動作マージンを大きくできる。内部降圧
の基準となる定電圧が他の信号線からのカップリングの
影響を受けて変動するのが防止できる。入力パッドに近
接して設けられた初段回路と駆動回路により、入力パッ
ドから内部回路に至るまでの信号遅延を短くできる。

【０００６】

【実施例】図６には、この発明が適用されたダイナミッ
ク型ＲＡＭの一実施例のブロック図が示されている。同
図の各回路ブロックは、公知の半導体集積回路の製造技
術よって、単結晶シリコンのような１個の半導体基板上
において形成される。同図における各回路ブロックは、
実際の半導体チップにおける幾何学的な配置に合わせて
描かれている。以下の説明において、ＭＯＳＦＥＴは絶
縁ゲート型電界効果トランジスタ（ＩＧＦＥＴ）の意味
で用いている。この実施例においては、メモリの大容量
化に伴うチップサイズの大型化による制御信号やメモリ
アレイ駆動信号といった各種配線長が長くされることに
よって動作速度も遅くされてしまうのを防ぐ等のために
、ＲＡＭを構成するメモリアレイ部とそのアドレス選択
等を行う周辺部との配置に次のような工夫が行われてい
る。

【０００７】同図において、チップの縦中央部と横中央
部とから形作られる十文字エリアが設けられる。この十
文字エリアには主に周辺回路が配置され、上記十文字エ
リアにより４分割されたエリアにはメモリアレイが配置
される。すなわち、チップの縦方向と横方向の中央部に
十文字状のエリアを設け、それにより４つに分割された
エリアにメモリアレイが形成される。特に制限されない
が、上記４つのメモリアレイは、後述するようにそれぞ
れが約４Ｍビットの記憶容量を持つようにされる。これ
に応じて４つのメモリアレイ全体では、約１６Ｍビット
の大記憶容量を持つものとされる。１つのメモリマット
１は、横方向にワード線が延長するよう配置され、縦方
向に一対からなる平行に配置される相補データ線又はビ
ット線が延長するよう配置される。メモリマット１は、
センスアンプ２を中心にして左右に一対が配置される。センスアンプ２は、左右に配置される一対のメモリマッ
ト１に対して共通に用いられるという、いわゆるシェア
ードセンスアンプ方式とされる。上記４つに分割された
メモリアレイのうち、中央部側ににＹ選択回路５がそれ
ぞれ設けられる。Ｙ選択線はＹ選択回路５からそれに対
応するメモリアレイの複数のメモリマット上を延長する
よう延びて、各メモリマットのカラムスイッチ用ＭＯＳ
ＦＥＴのゲートのスイッチ制御を行う。

【０００８】上記チップの横方向の中央部のうち、右側
の部分にはＸアドレスバッファ、Ｘ冗長回路及びＸアド
レスドライバ（論理段）とからなるＸ系回路１０と、Ｒ
ＡＳ系制御信号回路１１、ＷＥ系信号制御回路１２及び
基準電圧発生回路１６がそれぞれ設けられる。上記基準
電圧発生回路１６はこのエリアの中央寄りに設けられ、
約５Ｖのような外部電源ＶＣＣを受けて内部回路に供給
される約３．３Ｖのような電圧に対応した定電圧ＶＬを
形成する。上記チップの横方向の中央部のうち、左側の
部分にはＹアドレスバッファ、Ｙ冗長回路及びＹアドレ
スドライバ（論理段）とからなるＹ系回路１３と、ＣＡ
Ｓ系制御信号回路１４及びテスト回路１５がそれぞれ設
けられる。そのチップ中央部には、アドレスバッファや
デコーダといったような周辺回路用の電源電圧ＶＣＬを
形成する内部降圧回路１７が設けられる。上記のように
、アドレスバッファとそれに対応したアドレス比較回路
を含む冗長回路、制御クロック発生を行うＣＡＳ，ＲＡ
Ｓ系制御信号回路等を一個所に集中配置すると、例えば
配線チャンネルを挟んでクロック発生回路と他の回路を
振り分けること、言い換えるならば上記配線チャンネル
を共用化することによって高集積化が可能になるととも
に、アドレスドライバ（論理段）等に最短で等距離で信
号を伝えることができる。

【０００９】ＲＡＳ系制御回路１１は、信号ＲＡＳを受
けてＸアドレスバッファを活性化するために用いられる
。Ｘアドレスバッファに取り込まれたアドレス信号はＸ
系の冗長回路に供給される。ここで、記憶された不良ア
ドレスとの比較が行われて、冗長回路への切り換えるこ
との有無が判定される。その結果と上記アドレス信号と
は、Ｘ系のプリデコーダに供給される。ここで、プレデ
コード信号が形成され、各メモリアレイに対応して設け
られるＸアドレスドライバを介して、前記のようなメモ
リマットに対応して設けられるそれぞれのＸデコーダ３
に供給される。一方、上記ＲＡＳ系の内部信号は、ＷＥ
系のコントロール回路とＣＡＳ系のコントロール回路に
供給される。例えば、ＲＡＳ信号とＣＡＳ信号及びＷＥ
信号との入力順序の判定から、自動リフレッシュモード
（ＣＢＲ）、テストモード（ＷＣＢＲ）等の識別が行わ
れる。テストモードのときには、テスト回路１５が活性
化され、そのとき供給される特定のアドレス信号に従い
テストファンクションが設定される。

【００１０】ＣＡＳ系の制御回路１４は、信号ＣＡＳを
受けてＹ系の各種制御信号を形成するために用いられる
。信号ＣＡＳのロウレベルへの変化に同期してＹアドレ
スバッファに取り込まれたアドレス信号は、Ｙ系の冗長
回路に供給される。ここで、記憶された不良アドレスと
の比較が行われて、冗長回路への切り換えの有無が判定
される。その結果と上記アドレス信号は、Ｙ系のプリデ
コーダに供給される。ここで、プレデコード信号が形成
される。このプリデコード信号は、４つからなる各メモ
リアレイ対応して設けられるＹアドレスドライバを介し
て、それぞれのＹデコーダに供給される一方、上記ＣＡ
Ｓ系制御回路１４は、前記のようにＲＡＳ信号とＷＥ信
号とを受けてその入力順序の判定からテストモードを判
定すると、隣接するテスト回路１５を活性化させる。

【００１１】上記チップの縦方向の中央部のうち、上側
の部分にはこのエリアの中心軸に対して左右対称的に合
計１６個のメモリマットと８個のセンスアンプがそれぞ
れ配置される。そのうち、左右４組ずつのメモリマット
とセンスアンプに対応して４個からなるメインアンプ７
が設けられる。この他、この縦中央上部には、内部降圧
電圧を受けてワード線選択用等の昇圧電圧発生回路２１
や、アドレス信号や制御信号等の入力信号に対応した入
力パッドエリア９Ｂ及び９Ｃが設けられる。上記左右４
組ずつに分割されてメモリブロックに対応して、センス
アンプ２の動作電圧を形成する内部降圧回路８がそれぞ
れに設けられる。この実施例では１つのブロックには８
個のメモリマット１と４個のセンスアンプ２が配置され
、上記縦軸を中心として左右対称的に合計１６個のメモ
リマット１と８個のセンスアンプ２が割り当てられる。この構成では、４個からなる少ないメインアンプ７を用
いつつ、各センスアンプ２からの増幅信号を短い信号伝
播経路によりメンアンプ７に伝えることができる。

【００１２】上記チップの縦方向の中央部のうち、下側
の部分にもこのエリアの中心軸に対して左右対称的に合
計１６個のメモリマットと８個のセンスアンプがそれぞ
れ配置される。そのうち、左右４組ずつのメモリマット
とセンスアンプに対応して４個からなるメインアンプ７
が設けられる。この他、この縦中央下部には、内部降圧
電圧を受けて基板に供給すべき負のバイアス電圧を形成
する基板電圧発生回路１８や、アドレス信号や制御信号
等の入力信号に対応した入力パッドエリア９Ａ及びデー
タ出力バッファ回路１９及びデータ入力バッファ回路２
０が設けられる。上記同様に左右４組ずつに分割されて
メモリブロックに対応して、センスアンプ２の動作電圧
を形成する内部降圧回路８がそれぞれに設けられる。こ
れにより、上記同様に４個のような少ない数からなるメ
インアンプ７を用いつつ、各センスアンプ２からの増幅
信号を短い信号伝播経路によりメインアンプ７に伝える
ことができる。

【００１３】同図では省略されているが、上記縦中央部
の領域には上記のようなエリア９Ａ〜９Ｃの他にも、各
種のボンディングパッドが配置される。これらのボンデ
ィングパッドの例としては外部電源供給用のパッドあり
、入力のレベルマージンを大きくするため、言い換える
ならば電源インピーダンスを低くするために回路の接地
電位を供給するパッドは、合計で十数個と比較的多くほ
ぼ一直線上に並んで配置される。これらの接地電位用パ
ッドは、ＬＯＣ技術により形成される縦方向に延びる接
地電位用リードに接続される。これら接地用パッドのう
ち、ワード線のクリア、ワードドライバの非選択ワード
線のカップリングによる浮き上がり防止用のために特に
設けられるたものや、センスアンプのコモンソース用と
して設けられもの等のように主として電源インピーダン
スを下げる目的で設けられる。これにより、回路の接地
電位は内部回路の動作に対して電源インピーダンスが低
くされ、かつ上記のごとく複数種類に分けられた内部回
路間の接地配線が、ＬＯＣリードフレームとボンディン
グワイヤとからなるローパスフィルタで接続されること
になるからノイズの発生を最小に抑えるとともに、内部
回路間の回路接地線ノイズの伝播も最小に抑えることが
できる。

【００１４】この実施例では、約５Ｖのような外部電源
ＶＣＣに対応したパッドは、上記電圧変換動作を行う内
部降圧回路８及び１７に対応してそれぞれ設けられる。これも上記同様に電源インピーダンスを低くするととも
に、内部回路間の電圧（ＶＣＣ、ＶＤＬ及びＶＣＣ間）
のノイズ伝播を低く抑えるためのものである。アドレス
入力用のパッドＡ０〜Ａ１１と、ＲＡＳ、ＣＡＳ、ＷＥ
及びＯＥのような制御信号用のバッドは上記エリア９Ａ
〜９Ｃに配置される。この他にデータ入力用やデータ出
力用のバッドやボンディングマスター用、モニタ用及び
モニタ用パッド制御のために以下のパッドも設けられる
。ボンディングマスター用としてはスタティックカラム
モードを指定するためのもの、ニブルモード及び×４ビ
ット構成時のライトマスク機能を指定するためのものが
ある。モニタ用としてはパッド各内部電圧ＶＣＬ、ＶＤ
Ｌ、ＶＬ、ＶＢＢ、ＶＣＨ及びＶＰＬをモニタするため
のものがある。この内部電圧のうちＶＣＬは、約３．３
Ｖの周辺回路用電源電圧であり、内部降圧回路１７によ
り共通に形成される。ＶＤＬは約３．３Ｖのメモリアレ
イ、すなわち、センスアンプ２に供給される電源電圧で
あり、この実施例では上記のような４つのメモリブロッ
クに対応して４個設けられる。ＶＣＨは上記内部電圧Ｖ
ＤＬを受けて約５．３Ｖに昇圧されたワード線の選択レ
ベル、シェアードスイッチＭＯＳＦＥＴを選択するブー
スト電源電圧である。ＶＢＢは−２Ｖのような基板バッ
クバイアス電圧、ＶＰＬはメモリセルのプレート電圧、
ＶＬは約３．３Ｖの内部降圧回路８及び１７に供給され
る定電圧である。

【００１５】図１には、この発明が適用された上記のよ
うなＲＡＭにおける一実施例のアドレス割り付けのブロ
ック図が示されている。この実施例のＲＡＭは、前記の
ように約１６Ｍビットの記憶容量を持つ。そして、アド
レス信号は、Ｘアドレス信号とＹアドレス信号とがアド
レスストローブ信号ＲＡＳとＣＡＳに同期して時系列的
に供給されるというアドレスマルチプレックス方式を採
る。それ故、アドレス信号としては、Ｘアドレス信号が
Ｘ０〜Ｘ１１の１２ビット、Ｙアドレス信号がＹ０〜Ｙ
１１の１２ビットからそれぞれ構成される。同図におい
て、アドレス信号Ｘ０〜Ｘ１１は、外部から供給される
アドレス信号がハイレベルのとき選択状態を意味するト
ルー信号であり、アドレス信号Ｘ０Ｂ〜Ｘ１１Ｂは、外
部から供給されるアドレス信号がロウレベルのとき選択
状態を意味するバー信号である。同様に、アドレス信号
Ｙ０〜Ｙ１１は、外部から供給されるアドレス信号がハ
イレベルのとき選択状態を意味するトルー信号であり、
アドレス信号Ｙ０Ｂ〜Ｙ１１Ｂは、外部から供給される
アドレス信号がロウレベルのとき選択状態を意味するバ
ー信号である。

【００１６】メモリマット１は、センスアンプ２を挟ん
で左右（同図では上下）に一対が配置される。それに対
応したＸデコーダ及びワード線ドライバ３及びマット制
御信号発生回路４が最小の単位のメモリ回路とされる。この実施例のＲＡＭは、チップの縦方向に対して４分割
されて４つのメモリブロックが構成される。１つのメモ
リブロックは、上記縦中央部のエリアを中心にして、左
右に４組からなる合計で８個の単位メモリ回路が設けら
れる。上記のようなメモリブロックは、Ｙ系の上位２ビ
ットのアドレス信号Ｙ１０，Ｙ１１により指定される。すなわち、チップの上下を最上位ビットのアドレス信号
Ｙ１１とＹ１１Ｂにより指定し、その半分を次ビットＹ
１０とＹ１０Ｂにより指定する。これにより、４つのメ
モリアレイがチップの縦方向に対して４分割される。

【００１７】上記のように４つに分割されたメモリブロ
ックは、Ｘ系の最上位ビットＸ１１とＸ１１Ｂにより左
右に分けられる。この最上位ビットＸ１１とＸ１１Ｂは
、上記メインアンプ７が左右いずれのメモリマット側に
用いられるかの選択信号としても用いられる。次位２ビ
ットのアドレス信号Ｘ１０とＸ１９Ｂ及びＸ９とＸ９Ｂ
は、上記左右４個ずつ配置された単位メモリ回路を指定
するために用いられる。そして、アドレス信号Ｘ８とＸ
８Ｂは、センスアンプに接続されるべき左右のメモリマ
ットの選択信号として用いられる。

【００１８】上記単位のメモリ回路は、１つのメモリマ
ットは２５６本のワード線を持つ。上記単位のメモリマ
ットは、センスアンプを中心として左右に相補データ線
（ビット線又はディジット線）が配置されるといういわ
ゆるシェアードセンスアンプ方式を採るため、実質的に
は１つのセンスアンプには５１２本のワード線に対応し
たメモリセルが割り当てられる。この左右のアドレス指
定用信号に上記アドレス信号Ｘ８とＸ８Ｂが用いられる
。それ故、Ｘデコーダ回路３は実質的にＸ０〜Ｘ８の９
ビットのアドレス信号を解読して１つのワード線の選択
動作を行う機能を持つ。ロウアドレスストローブ信号Ｒ
ＡＳに同期してＸアドレス信号が取り込まれると、Ｘ系
の選択動作が行われる。このとき、上記のようなアドレ
ス割り付けにより、上記４つのメモリブロックのうち、
アドレス信号Ｘ１１とＸ１１Ｂに応じて上記縦中央部の
エリアを挟んで左右にメモリマットのうちいずれ一方が
選択される。そして、アドレス信号Ｘ１０とＸ１０Ｂ〜
１Ｘ８とＸ８Ｂにより１つのメモリマットが指定され、
アドレス信号Ｘ０〜Ｘ７の８ビットのアドレス信号に従
い１／２５６のワード線選択動作が行われる。

【００１９】上記のようなＸ系の選択動作により、各メ
モリブロックでは１本ずつのワード線が選択される。す
なわち、各メモリブロックでは同図で斜線を付したよう
な１つのメモリマットと１つのセンスアンプが動作させ
られる。このようなワード線の選択とセンスアンプの分
散動作に対応して、その動作電圧を形成する内部降圧回
路８が各メモリブロックに設けられる。このようなメモ
リブロックの分割とそれに対応したワード線の選択動作
及びセンスアンプの活性化により、特定配線に大電流が
集中して流れて比較的大きなレベルのノイズが発生する
ことを防止できる。また、上記のような電流分散に伴い
、チップの特定箇所での発熱を防止できる。電流集中に
よるチップの温度上昇は、メモリセルのリーク電流の不
均一を招き、ワーストケースのメモリセルに向けてリフ
レッシュ周期を設定する必要がある。したがって、この
実施例のように、センスアンプ１とそれに対応して設け
られる内部降圧回路８との組み合わせにより、上記のよ
うな電流分散が可能となる結果、チップの温度上昇の均
一化が図られる結果、メモリセルの情報保持特性の改善
を図ることができる。言い換えるならば、リフレッシュ
周期を長くすることができる。

【００２０】なお、各メモリアレイに対応して設けられ
るＹデコーダ５は、Ｙアドレス信号Ｙ２ないしＹ９を解
読してメモリマット１の相補データ線を選択する。すな
わち、上記Ｙ２ないしＹ９からなる８ビットのアドレス
信号の解読により、１／２５６のアドレス選択動作を行
う。ただし、カラム選択回路は、４ビットの単位で相補
データ線の選択動作を行うものである。それ故、単位の
メモリ回路では、５１２×２５６×４の記憶容量を持ち
、前記のような十文字エリアにより分けられた１つのメ
モリアレイ又は前記のようなアドレス割り当てにより分
けられたメモリブロックにはそれぞれ８個の単位メモリ
回路が設けられるから、メモリアレイ又はメモリブロッ
ク全体では５１２×２５６×４×８＝４１９４３０４の
約４Ｍビットの記憶容量を持つものとなる。したがって
、ＤＲＡＭ全体では４つのメモリアレイ（メモリブロッ
ク）により構成されるから約１６Ｍビットの大記憶容量
を持つものとなる。

【００２１】Ｙアドレス信号のうち、アドレス信号Ｙ０
とＹ１により、上記４つのメインアンプのうち１つが選
択される。そして、残りのアドレス信号Ｙ１０とＹ１１
により、前記のようなメモリブロックの選択、すなわち
、４組からなるメインアンプ７のうち１つが選ばれる。このようにして、上記４ビットからなるアドレス信号Ｙ
０，Ｙ１及びＹ１０とＹ１１により合計１６個のメイン
アンプの中の１つが活性化されて１ビットの読み出し信
号がデータ出力回路１９を通して出力される。なお、４
ビット単位でメモリアクセスする場合には、特に制限さ
れないが、アドレスＹ１０とＹ１１を無効にして、４組
のメインアンプ群の中からアドレス信号Ｙ０とＹ１によ
り指定される合計４個のメインアンプの信号をパラレル
に出力させるようにすればよい。さらに、ニブルモード
での読み出し動作では、特に制限されないが、上記メイ
ンアンプをアドレス信号Ｙ０とＹ１又はＹ１０とＹ１１
をアドレス歩進させてシリアルに４ビットを出力させる
ことができる。

【００２２】図２には、内部降圧回路８から各センスア
ンプに対する電源配線とそれに関連するパッドの一実施
例を具体的に説明するための概略レイアウト図が示され
ている。同図には、前記図１又は図６のブロック図にお
ける半導体チップの上半分が代表として例示的に示され
ている。ＶＣＣは、外部電源用のパッドであり、そこか
ら配線層で内部降圧回路８に動作電圧が直接供給される
。ＧＮＤは、接地電位用のパッドであり、そこから配線
層で上記内部降圧回路と左右に延びて上下に分岐して４
個ずつの前記回路ブロック１〜４からなる単位メモリ回
路に設けられた４個ずつのセンスアンプ２を活性化させ
るＮチャンネル型のスイッチＭＯＳＦＥＴのソースに与
えられる接地用配線として延長される。内部降圧回路８
は、上記のようなパッドＶＣＣとＧＮＤから供給される
動作電圧を受け、後述するような定電圧ＶＬに従って約
３．３Ｖのような内部降圧電圧ＶＤＬを発生させる。この電圧ＶＤＬは、同図に点線で示すように、上記接地
線に対応して左右に延びて上下に分岐して４個ずつの単
位メモリ回路に設けられた４個ずつのセンスアンプ２を
活性化させるＰチャンネル型のスイッチＭＯＳＦＥＴの
ソースに与えられる電源電圧として延長される。なお、
同図には、上記のような電源パッドの他、エリア９Ｃ及
び９Ｂに設けられるアドレス信号用のパッドＡ１〜Ａ６
及びＡ０，Ａ７，Ａ８，Ａ１０が例示的に示されている
。

【００２３】図５には、上記アドレス信号Ａ０等の入力
信号に対応した初段回路の一実施例の回路図が示されて
いる。入力パッドＡ０に対応した入力段回路は、ＣＭＯ
Ｓ構成のナンドゲート（ＮＡＮＤ）回路により構成され
る。すなわち、並列形態のＰチャンネル型ＭＯＳＦＥＴ
Ｑ１，Ｑ２と直列形態のＮチャンネル型ＭＯＳＦＥＴＱ
３，Ｑ４により２入力のナンドゲート回路が構成される
。ナンドゲート回路の一方の入力であるＰチャンネル型
ＭＯＳＦＥＴＱ１とＮチャンネル型ＭＯＳＦＥＴＱ４の
共通化されたゲートは、上記入力パッドＡ０に接続され
る。他方の入力であるＰチャンネル型ＭＯＳＦＥＴＱ２
とＮチャンネル型ＭＯＳＦＥＴＱ３の共通化されたゲー
トには、アドレスストローブ信号ＲＣ等の活性化信号が
供給される。この入力段のナンドゲート回路は、対応す
る入力パッドＡ０に近接して設けられる。この入力段回
路の動作電圧は、内部で発生させた電源電圧ＶＣＬにさ
れ、外部から入力される５Ｖ系のＣＭＯＳレベル又はＴ
ＴＬレベルを受けて、特に制限されないが、前記約３．
３Ｖのような上記内部降圧電圧（ＶＣＬ）に対応したＣ
ＭＯＳレベルに変換するというレベル変換機能を持つ。

【００２４】この実施例のように入力パッドＡ０等に対
応して初段回路を設けた場合、そこからチップの中央部
分まで比較的長い配線長により信号伝達が行われる。そ
こには比較的大きな配線抵抗値や寄生容量値が存在する
。そこで、初段ゲートの出力部には駆動回路が設けられ
る。この駆動回路はＰチャンネル型ＭＯＳＦＥＴＱ５と
Ｎチャンネル型ＭＯＳＦＥＴＱ６からなるＣＭＯＳイン
バータ回路から構成され、上記のように入力段ゲートが
レベル変換機能を持つ場合には、その動作電圧が約３．
３Ｖのような内部降圧電圧ＶＣＬとされる。このような
駆動回路を設けることにより、上記入力パッドＡ０等に
対応して近接して初段回路によりレベル変換された信号
をそこから比較的長い距離を以て設けられるＲＡＳ系及
びＣＡＳ系の実質的なアドレスバッファに高速に伝える
ことができる。このような初段ゲート回路と駆動回路は
、他のアドレス信号Ａ１〜Ａ１１及びＲＡＳ、ＣＡＳ及
びＷＥ等の制御信号用の入力パッドに対しても同様に設
けられるものである。

【００２５】なお、ＲＡＳやＣＡＳ等の制御信号等にお
いては、外部信号をそのまま入力するものであるから、
上記のようなナンドゲートを初段回路として用いるもの
ではなく、単なるインバータ回路を初段回路として用い
る。また、アドレス用の入力パッドに対しもインバータ
回路を初段回路とし、初段回路は単なるレベル変換機能
だけを持たせて出力部にアドレスストローブ信号に対応
したゲート回路を設ける構成としてもよい。そして、こ
のゲート回路に上記駆動回路のように信号線駆動機能を
持たせるようにするものであってもよい。また、図５に
おいて、駆動回路の動作電圧をＶＣＣとして、駆動回路
によりレベル変換動作を行わせるようにするものであっ
てもよい。

【００２６】図３には、基準電圧発生回路１６の一実施
例の回路図が示されている。同図の回路素子に付された
回路記号が、前記図５のものと一部重複しているが、そ
れぞれは別個の回路機能を持つものであると理解された
い。Ｐチャンネル型ＭＯＳＦＥＴＱ１のゲートに接地電
位を与えて定電流を形成する。この定電流はダイオード
形態のＮチャンネル型ＭＯＳＦＥＴＱ２に流すようにさ
れる。このＭＯＳＦＥＴＱ２には電流ミラー形態にＮチ
ャンネル型ＭＯＳＦＥＴＱ３とＱ４が設けられる。ＭＯ
ＳＦＥＴＱ３のドレイン定電流は、Ｐチャンネル型ＭＯ
ＳＦＥＴＱ５，Ｑ６からなる電流ミラー回路により押出
電流に変換される。このとき、ＭＯＳＦＥＴＱ３とＱ４
又はＱ５とＱ６のサイズの設定により、押出定電流を２
ｉに、ＭＯＳＦＥＴＱ４の吸い込み定電流をｉに設定す
る。上記ＭＯＳＦＥＴＱ４とＰチャンネル型ＭＯＳＦＥ
ＴＱ６との間には直列形態にダイオード形態のＰチャン
ネル型ＭＯＳＦＥＴＱ７を接続し、上記ＭＯＳＦＥＴＱ
６とＱ７の接続点と回路の接地電位点との間にダイオー
ド形態のＰチャンネル型ＭＯＳＦＥＴＱ８を設ける。こ
れにより、２つのダイオード形態のＰチャンネル型ＭＯ
ＳＦＥＴＱ７とＱ８には、同じ定電流ｉが流れるように
される。

【００２７】上記ＭＯＳＦＥＴＱ８は、そのチャネル領
域にＰ型の不純物がイオン打ち込み法により導入される
ことによって、その不純物導入量に対応してしきい値電
圧が高くされる。両ＭＯＳＦＥＴＱ７とＱ８のしきい値
電圧に差を持たせつつ、それぞれに同じ定電流ｉを流す
ものであるため、ＭＯＳＦＥＴＱ７のソース側から両Ｍ
ＯＳＦＥＴＱ８とＱ７のしきい値電圧Ｖｔｈ８　，Ｖｔ
ｈ７の差電圧Ｖｔｈ８　−Ｖｔｈ７に対応した基準電圧
が形成される。上記差電圧Ｖｔｈ８　−Ｖｔｈ７　は、
イオン打ち込み技術により約１．１Ｖ程度に正確に設定
することができる。

【００２８】このような基準電圧は、次のような直流増
幅回路により約３．３Ｖのような定電圧ＶＬに変換され
る。電流ミラー形態のＰチャンネル型ＭＯＳＦＥＴＱ１
３，Ｑ１４からなる負荷回路と、差動形態にされたＮチ
ャンネル型ＭＯＳＦＥＴＱ１０，Ｑ１１と、その動作電
流を形成する定電流ＭＯＳＦＥＴＱ１２は差動増幅回路
を構成する。この差動増幅回路には、出力Ｐチャンネル
型ＭＯＳＦＥＴＱ１５が設けられる。そして、この出力
ＭＯＳＦＥＴＱ１５の出力信号は、帰還抵抗Ｒ１とＲ２
により分圧されて差動増幅回路に負帰還される。このと
き、定電圧ＶＬを正確に３．３Ｖに設定するため、帰還
抵抗Ｒ１とＲ２の間には、微調整用のトリミング抵抗ｒ
が直列形態に設けられる。それぞれの相互接続点と差動
増幅回路の帰還入力との間には、トリミング用のスイッ
チＭＯＳＦＥＴＴＲＭ０〜ＴＲＭ７が設けられる。これ
らのスイッチＭＯＳＦＥＴＴＲＭ０〜ＴＲＭ７のゲート
には、特に制限されないが、ヒューズ手段の切断により
スイッチ制御が行われるようにされる。

【００２９】例えば、中間のスイッチＭＯＳＦＥＴＴＲ
Ｍ３をオン状態にし、そのときの定電圧ＶＬが目標とす
る３．３Ｖより高いと、上側のスイッチＭＯＳＦＥＴＱ
ＴＲＭ２をオン状態にして、帰還電圧を高くし利得を小
さくして出力定電圧ＶＬを下げるようにする。以下、ス
イッチＭＯＳＦＥＴＱ１，Ｑ０をオン状態にすればそれ
に対応して出力定電圧ＶＬを下げることができる。逆に
、中間のスイッチＭＯＳＦＥＴＴＲＭ３をオン状態にし
たときの定電圧ＶＬが目標とする３．３Ｖより低いと、
上側のスイッチＭＯＳＦＥＴＱＴＲＭ４をオン状態にし
て、帰還電圧を低くし利得を大きくして出力定電圧ＶＬ
を上げるようにする。以下、スイッチＭＯＳＦＥＴＱ５
〜Ｑ７をオン状態にすればそれに対応して出力定電圧Ｖ
Ｌを上げることができる。

【００３０】ＲＡＭの低消費電力化のために、上記帰還
抵抗Ｒ１とｒ及びＲ２の直列回路の合成抵抗値は大きく
設定される。すなわち、上記直列抵抗回路に流れる直流
電流を低減するために上記抵抗値は十分大きく設定され
る。それ故、カップリングの影響を受け易い。基準電圧
発生回路１６は、前記のように複数の内部降圧回路８及
び１７に基準電圧ＶＬを供給するものであるため、チッ
プの中央部に配置される。このチップの中央部には、縦
方向に走る信号線や横方向に走る信号線が密集する箇所
である。一方、上記大きな抵抗値を持つようにするため
の直列抵抗回路Ｒ１，ｒ及びＲ２が占める専有面積は比
較的大きい。そこで、上記直流抵抗回路の上に配線チャ
ンネルを設けることが必要になる。しかし、上記カップ
リングの影響を受けて定電圧ＶＬが変動してしまうとい
う問題が生じる。そこで、この実施例では同図に点線で
示すように、抵抗回路にはシールド層を設けるようする
。このようなシールド層を設けることにより、上記のよ
うな高抵抗素子が形成される上に信号線を配置すること
ができる。

【００３１】図４には、上記抵抗素子を含むＲＡＭの一
実施例の要部素子構造断面図が示されている。同図にお
いて、上記のうよな抵抗Ｒ１，ｒの他に右側にはＱＮに
より示されたＮチャンネル型ＭＯＳＦＥＴ、ＱＰにより
示されたＰチャンネル型ＭＯＳＦＥＴ及びＭＣにより示
されたメモリセルが設けられる。メモリセルＭＣは、ア
ドレス選択用ＭＯＳＦＥＴのゲートが第１層目ポリシリ
コンＦＧにより構成され、情報記憶用キャパシタの両電
極は第２層目ポリシリコンＳＧと第３層目ポリシリコン
ＴＧから構成されるいう、いわゆるＳＴＣ構造にされる
。この実施例では、特に制限されないが、抵抗Ｒ１，ｒ
等はフィールド絶縁膜上に形成された第１層目ポリシリ
コンＦＧを用いて構成し、その上に層間絶縁膜を介して
第２層目ポリシリコンＳＧを用いてシールド層を構成す
る。このシールド層には、特に制限されないが、回路の
接地電位又は電源電圧ＶＣＬのような交流的な接地電位
が与えられる。そして、その上には、層間絶縁膜を介し
てアルミニュウムＡＬ１等からなる信号線を形成する。

【００３２】なお、アルミニュウム層が２層用いられる
ＲＡＭでは、例えば第１層目のアルミニュウム層ＡＬ１
を縦方向に走る配線チャンネルとし、第２層目のアルミ
ニュウム層ＡＬ２を横方向に走るチャンネル層として用
いるものであってもよい。また、シールド層は第３層目
ポリシリコンＴＧを用いるもの、第２層目アルミニュウ
ム層ＡＬ２のみを配線層として用いるものでは第１層目
アルミュニウム層ＡＬ１をシールド層として用いる構成
としてもよい。

【００３３】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、（１）　　複数からなるメモリブロックに分割し、各メ
モリブロックにおいて複数組からなるメモリマットとセ
ンスアンプのうち同数のワード線が選択状態にされるよ
うＸ系のアドレス割り付けを行うとともに、各メモリブ
ロックに一対一に対応して外部からの電源電圧を受けて
上記センスアンプの動作電圧を形成する複数からなる内
部降圧回路を設けることにより、特定配線に大電流が流
れることが防止できるから、電源ノイズの低減、発熱の
不均一に伴うメモリセルのリーク電流の不均一が防止で
きセンスアンプの動作マージンを大きくできるという効
果が得られる。（２）　　上記（１）により、メモリセルのリーク電流
の平均化によりリフレッシュ周期を長くできるからそれ
に伴い低消費電力化が図られるとうい効果が得られる。（３）　　基準電圧を受けて帰還回路を構成する抵抗素
子の抵抗比に対応して電圧増幅して定電圧を形成する帰
還増幅回路における帰還抵抗回路上にシールド層を設け
てその上に信号用の配線チャンネルを設けることにより
、上記定電圧の安定化と配線チャンネルの高密度化が実
現できるという効果が得られる。（４）　　入力パッドに近接して初段回路と入力パッド
から供給される入力信号に対応した信号を内部回路まで
導く信号線を駆動する駆動回路を設けることにより、入
力パッドから内部回路に至るまでき信号遅延を短くでき
るとうい効果が得られる。

【００３４】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、図１
において、１つのメモリブロック当たり、複数のワード
線とそれに対応してセンスアンプを活性するものであっ
てもよい。この場合、４つのメモリブロックにおいて、
同じ数のワード線とセンスアンプを活性化させることに
より、半導体チップ上における電流が平均化されて、そ
れに伴い発熱も均一化される。このように１つのメモリ
ブロック当たり複数のワード線を選択する構成では、リ
フレッシュサイクル数を減らすことができる。例えば、
通常動作時には１つのメモリブロックあたり１本ずつの
ワード線を選択し、リフレッシュモードでは２本のワー
ド線ずつのワード線を同時に選択すれば、リフレッシュ
サイクルを１０２４から５１２の半分にできる。

【００３５】ＲＡＭ全体のレイアウトは、前記図６に示
したような構成を基本として、その周辺回路の配置は種
々の実施形態を採ることができる。また、入力パッドに
近接して初段回路と駆動回路を設ける構成や、基準電圧
回路をチップの中央において、内部の各回路ブロックに
内部降圧回路に供給する定電圧を形成するとき定電圧を
形成する抵抗回路をシールドする構成は、この実施例の
ような大記憶容量化を図ったＲＡＭの他、大規模の論理
ゲート回路やメモリ回路との組み合わせ等からなる各種
半導体集積回路装置に広く利用できるものである。以上
の説明では主として本願発明者によってなされた発明を
その背景となった技術分野である大規模のＤＲＡＭに適
用した場合について説明したが、これに限定されるもの
ではなく、ＳＲＡＭやＲＯＭ等のような各種メモリ回路
の他、大規模論理集積回路等の半導体集積回路装置に広
く利用できるものである。

【００３６】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、複数からなるメモリブロッ
クに分割し、各メモリブロックにおいて複数組からなる
メモリマットとセンスアンプのうち同数のワード線が選
択状態にされるようＸ系のアドレス割り付けを行うとと
もに、各メモリブロックに一対一に対応して外部からの
電源電圧を受けて上記センスアンプの動作電圧を形成す
る複数からなる内部降圧回路を設けることにより、特定
配線に大電流が流れることが防止できるから電源ノイズ
の低減、エレクトロマイグレーション特性向上、発熱の
不均一に伴うメモリセルのリーク電流の不均一が防止で
きセンスアンプの動作マージンを大きくできる。基準電
圧を受けて帰還回路を構成する抵抗素子の抵抗比に対応
して電圧増幅して定電圧を形成する帰還増幅回路におけ
る帰還抵抗回路上にシールド層を設けてその上に信号用
の配線チャンネルを設けることにより、上記定電圧の安
定化と配線チャンネルの高密度化が実現できる。入力パ
ッドに近接して初段回路と入力パッドから供給される入
力信号に対応した信号を内部回路まで導く信号線を駆動
する駆動回路を設けることにより、入力パッドから内部
回路に至るまでの信号遅延を短くできる。

【図面の簡単な説明】

【図１】この発明が適用されたＲＡＭにおけるアドレス
割り付けの一実施例を示すブロック図である。

【図２】内部降圧回路８から各センスアンプに対する電
源配線とそれに関連するパッドの一実施例を説明するた
めの概略レイアウト図である。

【図３】この発明に係る基準電圧発生回路の一実施例を
示す回路図である。

【図４】基準電圧発生回路に用いられる抵抗素子を含む
ＲＡＭの一実施例の要部素子構造断面図である。

【図５】入力パッドに対応した初段回路と駆動回路の一
実施例を示す回路図である。

【図６】この発明が適用されたダイナミック型ＲＡＭの
一実施例を示すブロック図である。

【符号の説明】

１　…メモリマット、２…センスアンプ、３…Ｘデコー
ダ、４…マット制御信号発生回路、５…Ｙ選択回路、６
　…ワードクリア回路、７…メインアンプ、８…内部降
圧回路（センスアンプ用）、９Ａ〜９Ｃ…入力パッドエ
リア、１０…Ｘ系回路と、１１…ＲＡＳ系制御信号回路
、１２…ＷＥ系信号制御回路、１３…Ｙ系回路、１４…
ＣＡＳ系制御信号回路、１５…テスト回路、１６…基準
電圧発生回路、１７…内部降圧回路、１８…基板電圧発
生回路、１９…データ出力バッファ回路、２０…データ
入力バッファ回路、２１…昇圧電圧発生回路、ＭＣ…メ
モリセル、ＱＰ…Ｐチャンネル型ＭＯＳＦＥＴ、ＱＮ…
Ｎチャンネル型ＭＯＳＦＥＴ、Ｒ１，ｒ…抵抗素子、Ｆ
Ｇ…第１層目ポリシリコン、ＳＧ…第２層目ポリシリコ
ン、ＴＧ…第３層目ポリシリコン、ＡＬ１…アルミニュ
ウム層。

Claims

【特許請求の範囲】

【請求項１】　　複数からなるメモリブロックに分割さ
れ、各メモリブロックにはダイナミック型メモリセルが
マトリックス配置されてなるメモリマットとその微小読
み出し信号を増幅するセンスアンプとが複数組が設けら
れるとともに、各メモリブロックにおいて同数のワード
線が選択状態にされるようＸ系のアドレス割り付がされ
てなる情報記憶部と、各メモリブロックに一対一に対応
して外部からの電源電圧を受けて上記センスアンプの動
作電圧を形成する複数からなる内部降圧回路とを含むこ
とを特徴とする半導体集積回路装置。
【請求項２】　　上記各内部降圧回路には、それぞれに
対応して専用の電源電圧用と回路の接地電位用のパッド
を介して動作電圧が与えられるものであることを特徴と
する請求項１の半導体集積回路装置。
【請求項３】　　所定の基準電圧を受けて帰還回路を構
成する抵抗素子の抵抗比に対応して電圧増幅して定電圧
を形成する帰還増幅回路と、この定電圧を受けて電力増
幅して内部回路の動作に必要な電源電圧を形成するボル
テージフォロワ形態の電源回路とを備え、少なくとも上
記帰還回路を構成する抵抗素子上にシールド用導体層を
介して信号用配線を設けてなることを特徴とする半導体
集積回路装置。
【請求項４】　　上記抵抗素子は第１層ポリシリコン層
により形成され、上記シールド層はその上に形成される
第２層ポリシリコン又は第３層ポリシリコンを利用する
ものであることを特徴とする請求項３の半導体集積回路
装置。
【請求項５】　　請求項３の帰還増幅回路は、複数から
なるメモリブロックに分割され、各メモリブロックには
ダイナミック型メモリセルがマトリックス配置されてな
るメモリマットとその微小読み出し信号を増幅するセン
スアンプとが複数組が設けられるとともに、各メモリブ
ロックにおいて同数のワード線が選択状態にされるよう
Ｘ系のアドレス割り付がされてなる情報記憶部と、各メ
モリブロックに一対一に対応して外部からの電源電圧を
受けて上記センスアンプの動作電圧を形成する複数から
なる内部降圧路とを含む半導体集積回路装置の中央部に
共通に設けられ、その定電圧が各降圧回路に伝えられる
ものであることを特徴とする半導体集積回路装置。
【請求項６】　　入力パッドに近接して初段回路と入力
パッドから供給される入力信号に対応した信号を内部回
路まで導く信号線を駆動する駆動回路を設けてなること
を特徴とする半導体集積回路装置。
【請求項７】　　上記初段回路は、外部から供給される
信号レベルを内部回路の信号レベルに変換するレベル変
換機能を備えてなることを特徴とする請求項６の半導体
集積回路装置。
【請求項８】　　上記の初段回路は、半導体チップの縦
横を１／２にずつ分けられた両領域における縦中央部と
横中央部とからなる十文字エリアに周辺回路を配置し、
上記十文字エリアにより分割された４つの領域にはメモ
リアレイを配置してなる半導体記憶回路の入力回路に用
いられるものであることを特徴とする請求項６又は請求
項７の半導体集積回路装置。