JPS63198355A - マスタ・スライス型半導体集積回路 - Google Patents

マスタ・スライス型半導体集積回路

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JPS63198355A
JPS63198355A JP62031782A JP3178287A JPS63198355A JP S63198355 A JPS63198355 A JP S63198355A JP 62031782 A JP62031782 A JP 62031782A JP 3178287 A JP3178287 A JP 3178287A JP S63198355 A JPS63198355 A JP S63198355A
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 本発明はマスタ・スライス型半導体集積回路であって、
出力回路領域が隣接し、入力回路領域が上記出力回路領
域を挾んで対向する鏡映関係の対の入出力セルで複数の
入出力セルを構成することにより、各入出力セルの各部
の利用効率を向上し設泪の自由度を向上させる。
〔産業上の利用分野〕
本発明はマスタ・スライス型半導体集積回路に関し、複
数の入出力セルと複数の基本セルが予め形成された半導
体集積回路に関する。
マスタ・スライス型半導体集積回路、いわゆるセミカス
タム半導体集積回路では、一般にデツプ中央部に複数の
基本セルがアレイ状に形成され、チップ周辺部等の専用
領域に外部回路とのインターフェース回路としての入力
バッファ又は出カバソファを構成する複数の入出力セル
が形成されるよう予め定められている。
〔従来の技術〕
第４図は従来の半導体集積回路の入出力セルの一例の平
面図を示す。
図中、１１ａ〜１１ｄは入出力セルであり、これらの入
出力セル１１ａ〜１１ｄには、夫々バッド１２ａ〜１２
ｄ、入力保護回路領域１３ａ〜１３ｄ、出力回路領域１
４ａ〜１４ｄ、入力回路領域１５ａ〜１５ｃｄが設けら
れている。
入出力セル１１ａ〜１１ｄは計算機による自動配線設計
が容易にできる様にそれぞれ同一構成のものが繰返しな
らべられている。各入出力セル１１ａ〜１１ｄは出力回
路領域１４ａ〜１４ｄの右方に入力回路領域１５ａ〜１
５ｄが設けられた構成とされている。
また、入出力セル１１ａ〜１１ｄはアルミニウムの２層
配線構造であり、第１層は回路配線ラインに使用され、
第２層は電源ラインに使用される。
〔発明が解決しようとする問題点〕
従来の半導体集積回路では、パッド１２ｂと出力回路領
域１４ａ、１４ｂとが第１層の配線ライン１６で接続さ
れて入出力セル１１ａ、１１ｂで１個の出力バッフ７の
２倍の出力駆動能力を持つ出力バッファ回路が構成され
ている。このため、二点８１１線１７ａに示す如く、入
力保護回路領域１３ａから入力回路領域１５ａを通る配
線ラインを設けたくとも配線ライン１６と交叉してしま
うために許されず、パッド１２ａ、入力保護回路１３ａ
、入力回路領ｔｉＡ１５ａ、１５ｂは使用できなかった
。
また、パッド１２ｄは配線ライン１８によって入力保護
回路領域１３ｄ及び出力回路領域１４Ｃ１１４ｄに接続
され、入力保護回路領域１３ｄは入力回路領ｔｉｉ！１
５ｄを通る配線ライン１９が接続されて、バッフ７セル
１１ｃ、１１ｄで出力バッフ７回路が構成され、パッド
１２ｄは双方向の入出力用に用いられる。ここでもパッ
ド１２ｃ、入力保護回路領域１３Ｃ１入力回路頭域１５
ｃは使用できず、バッファセル１１ａ〜１１ｄの使用効
率が悪いという問題点があった。
更にバッフ７セル１１ｃ、１１ｄで構成する双方向人出
力バッファ回路は二点鎖線１７ｂに示す如く入力保護回
路領域１３Ｇから入力回路領域１５Ｃを通す配線ライン
を設けたくとも配線ライン１８と交叉してしまうために
許されずパッド１２ｄの代りにパッド１２ｃを使用する
ことができず設泪上の自由度が低いという問題点があっ
た。
本発明は上記の点に鑑みてなされたものであり、各入出
力セルの各部の利用効率が向上し、設計の自由度が向上
する半導体集積回路を提供することを目的とする。
〔問題点を解決するための手段〕
本発明の半導体集積回路は、入力回路領域（２５ａ〜２
５ｄ）と出力回路領域（２４ａ〜２４ｄ）とを有す複数
の入出力セル（２１ａ〜２１ｄ）と複数の基本セル（６
５）とが予め形成され、配線パターンの変更により所望
の回路を構成するマスタ・スライス型半導体集積回路で
あり、 複数の入出力セル（２１ａ〜２１ｄ）は、出力回路領域
（２４ａと２４ｂ、２４ｃと２４ｄ）が隣接し入力回路
領域（２５ａと２５ｂ、２５Ｇと２５ｄ）が出力回路領
域（２４ａと２４ｂ。
２４ｃと２４ｄ）を挾んで対向する鏡映関係の対の入出
力セル（２１ａと２１ｂ、２１ｃと２１ｄ）で構成して
いる。
〔作用〕
本発明においては、複数の入出力セル（２１ａ〜２１ｄ
）は出力回路領域（２４ａと２４ｂ。
２４ｃと２４ｄ）が隣接した鏡映関係の対の入出力セル
（２１ａと２１ｂ、２１ｃと２１ｄ）で構成されている
ため、この対の入出力セル（２１ａと２１ｂ）の出力回
路領域（２４ａと２４ｂ）で通常の２倍の出力駆動能力
の出力バッファ回路を構成した場合にも、この出カバソ
ファ回路の配線ライン（４２）と交叉することなく入力
回路領域（２１ａ）に配線ライン（４１）を通すことが
でき、また入出力セル（２１ａと２１ｂ）のパッド（２
２ａと２２ｂ）を交換して使用することができる。
（実施例〕 第１図は本発明の半導体集積回路の入出力セルの一実施
例の平面図を丞す。
第１図において、２１ａ〜２１ｄは入出力セルであり、
これらの入出力セル２１ａ〜２１ｄは夫々、パッド２２
ａ〜２２ｄ、入力保護回路領域２３ａ〜２３ｄ、出力バ
ッファ形成用の出力回路領域２４ａ〜２４ｄ、入力配線
用の入力回路領域２５ａ〜２５ｄが設けられている。
入出力セル２１ａ、２１ｃは同一構成で出力回路領域２
４ａ、２４ｃの左りに入力回路領域２５ａ。
２５ｃが設けられ、また入力保護回路２３ａ。
２３Ｃは右方にパッド２２ａ、２２ｃとの接続端子２６
ａ、２６ｃが設けられ、左方に入力回路領域との接続端
子２７ａ、２７ｃが設けられている。
入出力セル２１ｂ、２１ｄは同一構成で出力回路領域２
４ｂ、２４ｄの右方に入力回路領域２５ｂ。
２５ｄが設けられ、また入力保護回路２３ｂ。
２３ｄは左方にパッド２２ｂ、２２ｄとの接続端子２６
ｂ、２６ｄが設けられ、右方に入力回路領域との接続端
子２７ｂ、２７ｄが設けられている。
上記の入出力セル２１ａと２１ｂとは互いに出力回路領
域２４ａ、２４ｂを隣接させ、かつ入力回路領ｔｆｉ２
５ａ、２５ｂは出力回路領ｈ！２４ａ。
２４ｂを挾んで鏡映関係にあり、対を構成している。同
様に入出力セル２１ｃと２１６とは鏡映関係で対を構成
している。
半導体集積回路は全体として第２図に示す如く、半導体
チップ６０の破線６１に囲まれる中央部に複数の基本セ
ル６５がアレイ状に形成され、破線６１より外側の周辺
部に複数の入出力セルが形成されている。ここで、ｒＦ
Ｊで示す入出力セル６２は上記入出力セル２１ａ、２１
ｃと同一構成のものである。［］」で示す入出力セル６
３は入出力セル６２と鏡映の関係にある入出力セル２１
ｂ。
２１ｄと同一構成のものであり、入出力セル６２と６３
とで対をなしている。これらの入出力セル６２．６３の
対と他の対との間は必要に応じて隣接し又は離間してい
る。
入力保護回路領域２３ａ〜２３６夫々には第３図（Ａ）
に示す如き入力保護回路が構成される。
図中、端子３０が接続端子２６ａ〜２６ｄに相当し、端
子３１が接続端子２７ａ〜２７ｃに相当する。端子３０
はダイオードＤ＋を介して正の電源端子３２に接続され
ると共に、ダイオードＤ２を介して負の電源端子３３に
接続されている。また端子３０は抵抗Ｒ１を介して端子
３１と接続されている。
出力回路領域２４ａ〜２ｎｄにはＮチャンネルＭＯＳ　
（メタル・オキリイド・セミコンダクタ）トランジスタ
形成部３４ａ〜３４ｄ、ＰチャンネルＭＯＳトランジス
タ形成部３５ａ〜３５ｄが設けられ、ゲート３６ａ〜３
６ｄ夫々がＮチャンネルＭＯＳトランジスタ形成部３４
ａ〜３４ｄとＰチャンネルＭＯＳトランジスタ形成部３
５ａ〜３５ｄとを共通に接続して各出力回路領ｌ１ｌｉ
２４ａ〜２４ｄ夫々で第３図（Ｂ）に示す如きＣ−ＭＯ
Ｓ（コンプリメンタリ−ＭＯＳ）のインバータ３４であ
る出力バッファ回路が構成されている。
ここで端子３５はゲート３６ａ〜３６ｄに相当し、端子
３６はＰチャンネルＭＯ８トランジスタ形成部３４ａ〜
３４ｄ及びＮチャンネルＭＯＳトランジスタ形成部３５
ａ〜３５６夫々のドレインに相当する。
ここで、パッド２２ａは配線ライン４０で入力保護回路
領ｔ！ｉ！２３ａの接続端子２６Ｈに接続され、接続端
子２７ａは入力回路領域２５ａを通る配線ライン４１で
基本セル（図示せず）に接続されている。パッド２２ａ
は入力用に用いられる。
パッド２２ｂは配線ライン４２によって出力回路領域２
４ａ、２４ｂ夫々のＮチャンネルＭＯＳトランジスタ形
成部３４ａ、３４ｂ及びＰチャンネルＭＯＳトランジス
タ形成部３５ａ、３５ｂのドレインに接続され、ゲート
３６ａ、３６ｂ夫々は配線ライン４３．４４夫々によっ
て基本セルに接続されている。これによって、出力回路
領域２４ａ、２４ｂで１個の出力バッファの２倍の出力
駆動能力を持つ出力バッファ回路が構成され、パッド２
２ｂは出力用に用いられる。
また、パッド２２ｃは配線ライン４５で入力保護回路領
域２３Ｇの接続端子２６Ｇ及び出力回路領域２４ｃ、２
４ｄ夫々のＮチャンネルＭＯＳトランジスタ形成部３４
Ｇ、３４６及びＰチャンネルＭＯＳトランジスタ形成部
３５ｃ、３５ｄのドレインに接続されている。また接続
端子２７Ｇは入力回路領域２５ｃを通る配線ライン４６
で基本セルに接続され、ゲート３６Ｃ，３６ｄ夫々は配
線ライン４７．４８夫々によって基本セルに接続されて
いる。これによって、出力回路領域２４Ｃ２２４ｄで１
個の出力バッファの２倍の出ツノ駆動能力を持つ出カバ
ソファ回路が構成され、パッド２２ｃは双方向の入出力
用に用いられる。
また、パッド２２ｄは配線ライン４９で入力保護回路領
域２３ｄの接続端子２６ｄに接続され、接続端子２７ｄ
は入力回路領域２５ｄを通る配線ライン５０で基本セル
（図示せず）に接続されている。パッド２２ｄは入力用
に用いられる。
このように、鏡映の関係の入出力セル２２ａと２２ｂ　
（２２ｃと２２ｄ）で対をなしているために、入出力セ
ル２１ａ〜２１ｄ夫々のパッド２２ａ〜２２ｄを全て利
用することができる。第１図において利用されていない
のは入力回路領域２５ｂだけである。
また、パッド２２ａと２２ｂとを交換してパッド２２ａ
を出力用に用いパッド２２ｂを入力用に用いることが可
能であり、パッド２２ｃと２２ｄとを交換してパッド２
２ｄを双方向の入出力用に用いパッド２２ｃを入力用に
用いることが可能であり、設語時の自由度が大である。
更に入力回路領域２５ａ〜２５６夫々に配線ライン４１
．４６．５０等を通す場合、配線ラインは出力回路領域
２４ａ〜２５ｄ夫々より一定距離だけ離間させなければ
ならないが、例えば入力回路領域２５ａ〜２５ｄは夫々
入出力セル２１ａ〜２１ｄ内で出力バッファ２４ａ〜２
４ｄに隣接してはいるものの、他の入出力セルの出力バ
ッファとは隣接していない。例えば入力回路領域２５ｂ
は入力回路領１ｄ２５ｃと隣接する。従って、入力回路
領１！２５ａ〜２５ｄ夫々の幅ｄ１を従来より狭くでき
る。また、ＮチャンネルＭＯ８形成部３４ａ、３４ｂの
隣接する部分は共にソースであるため、この隣接するソ
ースの幅ｄ２を従来より狭くできる。ＮチャンネルＭＯ
Ｓトランジスタ形成部３４ｃ、３４ｄ及びＰチャンネル
ＭＯＳトランジスタ形成部３５ａ、３５ｂ及び３５ｃ、
３５ｄ夫々の隣接する部分のソースについても同様であ
る。これによって入出力セル２１ａ〜２１ｄの集積度を
大とすることができる。
〔発明の効果〕
上述の如く、本発明の半導体集積回路によれば、入出力
セルのパッド、入力回路領１ａ等の利用効率が向上し、
また設計の自由度が向上し、更に入出力セルの集積度が
向上し、実用上きわめて有用である。
【図面の簡単な説明】
第１図は本発明の半導体集積回路の入出力セルの一実施
例の平面図、 第２図は本発明の半導体集積回路の一実施例の平面図、 第３図は入力保護回路、出力バッファ回路の夫々の一例
の回路図、 第４図は従来回路の入出力セルの一例の平面図である。 図中において、 ２１ａ　〜２１ｄ、６２．６３は入出力セル、２２ａ　
〜２２ｄはパッド、 ２３ａ〜２３ｄは入力保護回路領域、 ２４ａ〜２４ｄは出力回路領域、 ２５ａ〜２５ｄは入力回路領域、 ３４ａ〜３４ｄはＮチャンネルＭＯＳトランジスタ形成
部、 ３５ａ〜３５ｄはＰチャンネルＭＯＳトランジスタ形成
部、 ４０〜５０は配線ラインである。 不毛日月のキ導体未１１回路の入出力セルの羊面図第１
図

Claims (1)

  1. 【特許請求の範囲】 入力回路領域（２５ａ〜２５ｄ）と出力回路領域（２４
    ａ〜２４ｄ）とを有す複数の入出力セル（２１ａ〜２１
    ｄ）と複数の基本セル（６５）とが予め形成され、配線
    パターンの変更により所望の回路を構成するマスタ・ス
    ライス型半導体集積回路において、 該複数の入出力セル（２１ａ〜２１ｄ）は、該出力回路
    領域（２４ａと２４ｂ、２４ｃと２４ｄが隣接し該入力
    回路領域（２５ａと２５ｂ、２５ｃと２５ｄ）が該出力
    回路領域（２４ａと２４ｂ、２４ｃと２４ｄ）を挾んで
    対向する鏡映関係の対の入出力セル（２１ａと２１ｂ、
    ２１ｃと２１ｄで構成したことを特徴とするマスタ・ス
    ライス型半導体集積回路。
JP62031782A 1987-02-13 1987-02-13 マスタ・スライス型半導体集積回路 Expired - Fee Related JPH06105757B2 (ja)

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