JPH056690A - デユアルポートメモリ - Google Patents

Abstract

(57)【要約】 【目的】 高速アクセスが可能で、かつ冗長メモリビッ
トを持ったＳＡＭを有するデュアルポートメモリを得
る。 【構成】 シリアルメモリ（ＳＡＭ）２２０のアドレス
選択を行うシリアルセレクタ２２５をシフトレジスタ２
２５０を用いて構成し、またシリアルメモリアレイ２２
０及びシリアル冗長メモリアレイ２３０の後段にそれぞ
れ第１の読み出しバス２２４，第１のアンプ２２３、及
び第２の読み出しバス２３４，第２のアンプ２３３を設
け、これら第１及ぶ第２のアンプの出力を、切換回路２
１４を設けて制御信号φを用いて選択して外部端子２０
３に出力するようにする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、近年、主に画像処理
用として利用されるデュアルポートメモリに関し、特に
その動作の高速化を図ったものに関するものである。

【０００２】

【従来の技術】図３は一般的な従来のデュアルポートメ
モリの構成を示すブロック図であり、図において、１は
デュアルポートメモリチップ、１０１，１０２，１０３
はそれぞれデュアルポートメモリチップ１内の後述する
第１のメモリであるＲＡＭ（ランダムアクセスメモリ）
を操作する外部クロック端子，外部アドレス端子，外部
データ入出力端子であり、各々１１１，１１２，１１３
のバッファを経て内部信号へ（或いは内部信号から）変
換される。

【０００３】また１２０は多数のメモリセルからなる第
１のメモリアレイであり、１２１，１２２はそれぞれこ
のメモリアレイ１２０の行，列選択を行う行デコーダ，
列デコーダである。１３０はメモリアレイ１２０の中に
あるメモリセルに欠陥が生じた時等に自己と置換するこ
とで製造上の歩留りを向上する冗長メモリアレイで、１
３２はこの冗長メモリ１３０を選択するデコーダを示す
（図では列冗長のみ）。

【０００４】一方、２０１，２０３はデュアルポートメ
モリチップ１内の後述する第２のメモリであるＳＡＭ
（シリアルアクセスメモリ）を操作するための外部クロ
ック端子，外部データ入出力端子であり、各々バッファ
２１１，２１３を経て内部信号へ（或いは内部信号か
ら）変換される。２２０は第２のメモリアレイで、第１
のメモリアレイ１２０の１行分のメモリセル数に等しい
数のメモリセルを有している。２２２はこの第２のメモ
リアレイ（ＳＡＭ）２２０のアドレス選択を行うシリア
ルセレクタで、上記外部クロック端子２０１に入力され
るＳＣクロックによって１番地ずつシフトする。さらに
２３０は第１のメモリアレイ１の冗長メモリアレイ１３
０と同様、第１のメモリアレイ２２０中に欠陥が生じた
時に置換を行うためのシリアル冗長メモリアレイであ
り、シリアル冗長セレクタ２３２で選択される。

【０００５】次に動作について説明する。第１のメモリ
アレイ（ＲＡＭ）１２０は通常、図示しないＣＰＵに接
続されており、画像に必要な情報がアレイ１２０内に書
き込まれる。即ち、外部データ入力端子１０３から必要
な情報が入力されバッファ１１３を介し、内部信号に変
換される。この内部信号は書き込みバッファ１２３にて
バス１２４に接続され、列デコーダ１２２及び行デコー
ダ１２１によって選択された出力によってメモリアレイ
１２０中の所定の１セルに書き込まれる。

【０００６】以上のようにしてメモリアレイ１２０に書
き込まれたデータは転送回路３００によってメモリアレ
イ１２０の１行分のデータが一度にシリアルメモリアレ
イ２２０に転送される。転送は外部クロック端子１０１
に入力されるクロック群のタイミングの組み合わせで定
義され、転送制御回路３０１の出力で制御される。

【０００７】そしてシリアルメモリアレイ２２０に転送
されたデータは、バッファ２１１中のＳＣクロックによ
ってセレクタ２２２の出力がひとつずつシフトすること
でデータを１ビットずつシフトしながらメモリアレイ２
２０外部に読み出す。この際の読み出しの先頭を決定す
るのが３０１の転送制御回路で、転送時の列アドレスが
そのままシリアルアクセスメモリ２２０の読み出し先頭
番地としてシリアルセレクタ２２２へ送られる。

【０００８】以上のようにしてメモリアレイ２２０外部
に読み出されたデータは読み出しバス２４４を通じて保
持アンプ２２３に入力されて増幅並びに保持され、さら
に後段のバッファ２１３を介して外部データ入出力端子
２０３に現れ、このシリアル出力がＣＲＴコントローラ
を介してディスプレイへと接続され、画像情報となる。

【０００９】このようにデュアルポートメモリを使え
ば、片側のメモリポートを書き込み専用として、そして
もう片側を読み出し専用とできるので、通常のＲＡＭを
使用するよりもはるかに高速に画像データを得ることが
できる。

【００１０】次に、ＲＡＭ用の冗長メモリアレイ１３
０，ＳＡＭ用の冗長メモリアレイ２３０の動作について
説明する。冗長メモリアレイ１３０及び２３０はＲＡＭ
１２０，ＳＡＭ２２０のアレイ中で製造上、ある不具合
が発生した場合、その一部を置換するものであり、１３
２はＲＡＭの冗長選択デコーダ、２３２は冗長シリアル
セレクタである。上記構成を図４を用いて詳述すると、
１２００は第１のメモリであるＲＡＭ１２０のメモリセ
ル、１２１０は行選択を行うためのワードライン、１２
２０は列選択を行うためのビットライン（／ビットライ
ン）である。３００はＲＡＭ１２０，ＳＡＭ２２０間の
転送ゲート（データ転送回路）で、このゲートを開くこ
とでＲＡＭ１２０，ＳＡＭ２２０間のデータ転送が可能
となる。２２００はＳＡＭ２２０のメモリセルで、シリ
アルセレクタ２２２の出力によって読み出し番地の指定
を受け、読み出しバス２２４へ情報が伝達される。

【００１１】さらに１３００はＲＡＭ１２０に対する冗
長メモリアレイ１３０の列冗長メモリセルであり、転送
ゲート３００を介してやはりＳＡＭ２２０のための冗長
メモリセル２３００と接続されている。４００はシリア
ルセレクタの出力をメモリアレイ２２０中のメモリセル
２２００を選択するか、或いは欠陥等の理由で選択しな
いかを決定するヒューズであり、このヒューズ４００が
ブローされていなければ、そのままシリアルセレクタの
出力はメモリセル２２００を選択し、書かれてあった
“１”あるいは“０”の情報を読み出しバス２２４へと
接続する。そしてこの読み出しバス２２４に現れたわず
かな読み出し情報はアンプ２２３によって高速に増幅さ
れ、バッファ２１３を介して外部データ入出力端子２０
３へと至る。また１２０１はＲＡＭ１２０を構成するメ
モリセルの欠陥メモリセルであり、このように欠陥が生
じた場合、この欠陥セルをシリアル冗長メモリ１３００
に置換して使用する。この手法は２５６Ｋ（Ｄ）ＲＡＭ
以降で、既に採り入れられており、製造上の歩留りを向
上する重要な手段のひとつである。

【００１２】ところで図３のシリアルセレクタ２２２は
通常、公開特許昭６０−７２０２０号公報で公知のよう
に、図４に示すようにデコーダ１２２１とカウンタ１２
２２とで構成される。またψは外部ＳＣ信号が変換され
てできた内部信号であり、カウンタ１２２２のトリガと
なる。内部信号ψによって１つずつカウントアップする
カウンタ１２２２出力はシリアルデコーダ１２２１によ
ってデコードされ、ＳＡＭ２２０のアドレス選択を行
う。ＳＡＭ２２０のメモリセル２２００に欠陥が生じた
時にはシリアル冗長メモリアレイ２３０の冗長セル２３
００と置換される。この場合はシリアルデコーダ１２２
１の出力であるヒューズ４００をブローし、逆に冗長選
択信号として用いて置換したい番地をプリデコーダ４０
１でプログラムし、欠陥の生じた番地が選択されれば、
冗長ビットを冗長シリアルデコーダ１２３１を介して選
択するようにする。なお他の例として、シリアルセレク
タ２２２をシフトレジスタで構成する方法もある。この
場合、アドレスの選択は１ビットずつシフトするだけな
のでカウンタやデコーダと違ってそのスピードは速くな
るが、シフトする方向が左から右、あるいは右から左へ
１ビットずつと決まっているので、冗長ビットを用いて
一度に選択番地を冗長ビットまでジャンプすることは不
可能であり、冗長メモリを設けることができず歩留り等
の生産上の問題となる。

【００１３】

【発明が解決しようとする課題】従来のシリアルセレク
タを備えたデュアルポートメモリは以上のように構成さ
れているので、冗長ビットを持つためにはカウンタとデ
コーダを用いてセレクタを構成する必要があり、シフト
レジスタで構成したものに比べ高速アクセス動作を得に
くいという問題点があった。

【００１４】この発明は上記のような問題点を解消する
ためになされたもので、シフトレジスタ方式のシリアル
セレクタを用いて高速アクセスを行うとともに、冗長ビ
ットを有する生産性の良好なデュアルポートメモリを得
ることを目的とする。

【００１５】

【課題を解決するための手段】この発明に係るデュアル
ポートメモリは、第２のメモリアレイを選択する選択回
路をシフトレジスタを用いて構成するとともに、該第２
のメモリアレイ及び該第２のメモリアレイ用の冗長メモ
リアレイそれぞれに読出手段を設け、これら２つの読出
手段出力を出力切換手段で切り換えて出力するようにし
たものである。

【００１６】

【作用】この発明においては、第２のメモリアレイを選
択する選択回路がシフトレジスタで構成されているため
高速動作を行うことができ、また第２のメモリアレイ及
び該第２のメモリアレイ用の冗長メモリアレイにそれぞ
れ読出手段が設け、これら出力を適宜選択して出力する
ようにしたので、冗長メモリアレイを設けて正規メモリ
アレイの欠陥を救済することができる。

【００１７】

【実施例】以下、この発明の一実施例を図について説明
する。図１は本発明の一実施例によるデュアルポートメ
モリの構成を示すブロック図であり、図３と同一符号は
同一または相当部分を示し、図において、２２５は読み
出し番地指定を行うシリアルセレクタで、クロックψが
トリガとなるシフトレジスタで構成されたものである。
２３４は第２の読み出しバスであり、また２３３は第２
のアンプであり、シリアル冗長アレイ２３０後段に独立
して設けられており、ＳＡＭ２２０の後段の（第１の）
読み出しバス２２４及び（第１の）アンプ２２３出力
と、上記第２のアンプ２３３出力とは切換回路２１４で
切り換えられてバッファ２３１を介して外部データ入出
力端子２０３に出力されるようになっている。そしてφ
は上記切換回路２１３を制御し、通常のセル（ＳＡＭ２
２０の）群からの読み出しデータを出力するか、或いは
冗長メモリセル（シリアル冗長メモリアレイ２３０の）
からの読み出しデータを出力するかを決める制御信号
で、この場合、冗長メモリセルへ置換された番地がこの
制御信号φとして用いられている。

【００１８】ところでデュアルポートメモリにおいて
は、転送ゲート３００によってＲＡＭ１２０とＳＡＭ２
２０の列番地は一致しなければならないので、欠陥セル
１２０１を冗長セル１３００に置き換えた場合、図２に
示すように、たとえＳＡＭメモリセル側に欠陥がなくと
も、欠陥セル１２０１に相当する番地のヒューズ４００
がブローされ、欠陥セル１２０１と同じ列番地のＳＡＭ
２２０側のメモリセル２２００もシリアル冗長メモリセ
ル２３００に置換されることとなる。

【００１９】以下動作について説明する。上記構成にお
いて、シリアルメモリアレイ２２０に転送されたデータ
を読み出す場合、ＳＡＭ２２０内のメモリセル２２００
は、シリアルセレクタ２２５を構成するシフトレジスタ
２２５０により一定の方向に順次１ビットずつバス２４
４に読み出され、後段のアンプ２２３で増幅保持され
る。

【００２０】一方、ＲＡＭ１２０の欠陥メモリセル１２
０１と置換された冗長メモリアレイのメモリセル１３０
０が転送されるシリアル冗長メモリアレイのメモリセル
２３００のデータはシフトレジスタ２２５によってシフ
ト動作されることなく、そのまま第２の読み出しバス２
３４に読み出され、後段のアンプ２３３で増幅保持さ
れ、切換回路２１４内で待機する。

【００２１】そしてヒューズ４００がブローした番地を
示す制御信号φが上記切換回路２１４に入力されたたと
きに、ＳＡＭ２２０からの読み出しデータに代えて、シ
リアル冗長メモリアレイ２３０からの読み出しデータが
出力されることとなる。冗長メモリセルの読み出しはシ
フトレジスタを用いた方式ではないが、予め読み出し，
増幅，保持を行いデータを切換回路２１３で待機させて
いるため、読み出しスピードは他メモリセルと比較して
遅くなることがない。

【００２２】次に制御信号φを得るための回路の一例を
図５を用いて説明する。図５(a) に示すように、外部Ｃ
Ｓクロックの位相に等しい内部ＣＳ信号を用い、ＳＡＭ
２２０の番地を選択するアドレス信号A0〜Anをゲート入
力とする複数のＦＥＴ５００が、ヒューズ４０１を介し
てノード６００に並列に接続された回路の所望のヒュー
ズをブローすることで上記ヒューズ４００がブローした
番地を示す制御信号φが得られるようになっている。例
えば５番地と置換したい場合には、A0とA3のヒューズ４
０１をブローすることで、ノード６００は５番地でのみ
Ｈレベルを保持し、出力段のＮＡＮＤ７００により内部
ＣＳ信号が活性時のみ制御信号φとしてＬレベルが得ら
れる。

【００２３】また図５(b) に示すように、図２のシリア
ルセレクタ２２５のシフトレジスタ２２５０にヒューズ
４０１を介して上記図５(a) に示したような回路を接続
し、内部信号ψを用いて制御信号φを得るようにしても
よく、上記実施例よりも簡単な構成で実現することがで
きる。

【００２４】このように本実施例によれば、シリアルメ
モリ（ＳＡＭ）２２０のアドレス選択を行うシリアルセ
レクタ２２５をシフトレジスタ２２５０を用いて構成
し、またシリアルメモリアレイ２２０及びシリアル冗長
メモリアレイ２３０の後段にそれぞれ第１の読み出しバ
ス２２４，第１のアンプ２２３、及び第２の読み出しバ
ス２３４，第２のアンプ２３３を設け、これら第１及ぶ
第２のアンプの出力を、切換回路２１４を設けて制御信
号φを用いて選択して外部端子２０３に出力するように
したから、冗長メモリを設けて製造歩留りを向上できる
とともに、高速にデータを読み出すことができアクセス
速度の向上を図ることができる。

【００２５】

【発明の効果】以上のように、この発明に係るデュアル
ポートメモリによれば、第２のメモリアレイを選択する
選択回路がシフトレジスタで構成されているためアクセ
スタイムの向上を図ることができ、また第２のメモリア
レイ及び該第２のメモリアレイ用の冗長メモリアレイに
それぞれ読出手段が設け、これら出力を適宜選択して出
力するようにしたから、冗長メモリアレイを設けて正規
メモリアレイの欠陥を救済することができ製造歩留りの
高い装置を得ることができるという効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例によるデュアルポーメモリの
ブロック構成図。

【図２】本発明の一実施例によるデュアルポーメモリの
ＳＡＭ周辺の回路構成図。

【図３】従来のデュアルポーメモリのブロック構成図。

【図４】従来のデュアルポーメモリのＳＡＭ周辺の回路
構成図。

【図５】本発明の一実施例によるデュアルポーメモリの
切換回路の制御信号を作成する回路の一例を示す図。

【符号の説明】

１ デュアルポートメモリ １０１ ＲＡＭのクロック端子 １０２ アドレス端子 １０３ ＲＡＭのデータ入出力端子 １１１ ＲＡＭのクロックバッファ １１２ アドレスバッファ １１３ ＲＡＭのデータ入出力バッファ １２０ ＲＡＭのメモリアレイ １２１ 行デコーダ １２２ 列デコーダ １２３ ＲＡＭの読み出しデータ増幅・保持・書き込
み回路 １２４ ＲＡＭの読み出し・書き込みバス １３０ ＲＡＭの冗長メモリアレイ １３２ ＲＡＭの冗長列デコーダ ２０１ ＳＡＭのクロック端子 ２０３ ＳＡＭのデータ入出力端子 ２１１ ＳＡＭのクロックバッファ ２１３ ＳＡＭのデータ入出力バッファ ２１４ 切換回路 ２２０ ＳＡＭのメモリアレイ ２２２，２２５ シリアルセレクタ ２２３ シリアル読み出し増幅・保持回路・書き込み
回路 ２２４ シリアル読み出し・書き込みバス ２３０ シリアル冗長メモリアレイ ２３２ シリアル冗長セレクタ ３００ 転送回路 ３０１ 転送信号発生回路 ４００ ヒューズ ４０１ プリデコーダ １２００ ＲＡＭメモリセル １２０１ 欠陥の生じたＲＡＭメモリセル １２１０ ワードライン １２２０ ビットライン １３００ ＲＡＭ冗長メモリセル ２２００ ＳＡＭメモリセル ２２２０ シフトレジスタ ２３００ ＳＡＭ冗長メモリセル

Claims (2)

【特許請求の範囲】
1. 【請求項１】 外部からの入力情報を記憶するランダム
   アクセス可能な第１のメモリアレイと、該第１のメモリ
   アレイの１行分に相当するメモリセル数を有するシリア
   ルアクセス可能な第２のメモリアレイと、上記第１のメ
   モリアレイの１行分の情報を上記第２のメモリアレイに
   転送する転送部と、上記第１及び第２のメモリアレイ用
   のそれぞれの冗長メモリアレイと、上記第２のメモリア
   レイのメモリセルを外部入力クロックに応じて１ビット
   ずつ選択するシフトレジスタ回路からなる選択手段と、
   該選択手段により選択された上記第２のメモリアレイの
   情報を読み出す第１の読出手段と、上記第２のメモリア
   レイ用の冗長メモリアレイの情報を読み出す第２の読出
   手段と、上記第１及び第２の読出手段の出力のいずれか
   を選択して外部入出力端子へ出力する出力切換手段とを
   備えたことを特徴とするデュアルポートメモリ。
2. 【請求項２】 上記出力切換手段は、上記第１のメモリ
   セルアレイ用の冗長メモリアレイに置換された第１のメ
   モリセルアレイのセルのアドレス信号を入力とし、該信
   号が入力されたときに上記第１の読出手段出力に代えて
   上記第２の読出手段出力を選択して出力するものである
   ことを特徴とする請求項１記載のデュアルポートメモ
   リ。