JPH0566924A - 積和演算器 - Google Patents

Abstract

(57)【要約】 【目的】 ２の補数形式と無符号絶対値形式の両データ
の取扱いが可能な積和演算器において、２の補数形式の
データに対する演算速度の低下を防止する。 【構成】 無符号絶対値形式のデータの場合は、選択信
号３５の指示により、乗算過程を最上位ビットに関する
部分とそれ以外のビットのみに関する部分とに分ける。
前者は１６ビットの加算器３１で行い、後者は１６ビッ
ト×１６ビットの乗算器１５で行う。加算器３１の加算
結果は加算器３３により乗算器１５の乗算結果のうちの
上位ビット部分と加算され、選択器３４に入力される。
選択器３４は選択信号３５の指示によりこれをそのまま
出力し、乗算器１５の乗算結果の下位ビットとともに加
算器１７に入力する。そして、加算器１７及びアキュミ
ュレータ１８は順次累算を行う。一方、２の補数形式の
データの場合は、乗算器１５の乗算結果のうち上位ビッ
トは選択器３４を介し、下位ビットはそのまま加算器１
７に入力される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はディジタル回路に係わ
り、特にディジタルデータの演算に用いられる積和演算
器に関する。

【０００２】

【従来の技術】通常、ディジタル信号は符号付きデータ
である２の補数で表示されることが多い。例えば、１６
ビットの２の補数表示データは、図３に示すように表わ
される。この図で、最上位ビットｂ15は符号ビットであ
り、その値の“０”、“１”に対応して正、負の数を表
わす。従って、１６ビットでは１０進数で“−３２７６
８”〜“３２７６７”のデータを取り扱うことができ
る。

【０００３】一方、ディジタルフィルタ等のディジタル
信号処理回路では、一般に積和演算器が用いられ、各種
信号処理が行われるようになっている。

【０００４】図５は１６ビットの２の補数表示データに
用いられる積和演算器を表わしたものである。この図
で、〔 〕はデータのビット幅を示すものとする。

【０００５】この積和演算器には、入力された１６ビッ
トのＸ入力データ１１とＹ入力データ１２をそれぞれ保
持する１６ビットのＸレジスタ１３とＹレジスタ１４が
設けられている。これらのレジスタからはそれぞれ１６
ビットのデータが出力され、１６ビット×１６ビットの
乗算器１５に入力されるようになっている。乗算器１５
から出力される３１ビットの乗算結果データは３１ビッ
トの積レジスタ１６で一旦保持され、加算器１７の一方
の入力端子に入力される。加算器１７の出力はアキュミ
ュレータ１８に入力される。このアキュミュレータ１８
の出力１９は２分岐され、その一方は積和出力データと
して出力され、他方は加算器１７の他の入力端子に入力
されるようになっている。なお、ここではアキュミュレ
ータ１８による累算の結果は最大４０ビットであると
し、アキュミュレータ１８も４０ビットのものを用いる
ものとする。

【０００６】また、Ｘレジスタ１３、Ｙレジスタ１４、
積レジスタ１６及びアキュミュレータ１８にはクロック
２０が供給され、そのタイミングに同期してデータの取
込みや出力が行われるようになっている。

【０００７】しかしながら、このような構成の積和演算
器では、乗算器１５が１６ビット×１６ビットのものな
ので、１６ビットの乗算を行う限り２の補数表示のデー
タしか取り扱うことができず、ディジタル処理において
用いられる他のデータ形式である無符号絶対値形式のデ
ータを取り扱うことができない。なぜなら、この無符号
絶対値形式のデータには、図４に示すように、ｂ0 〜ｂ
15までの１６ビットに加えて符号ビットｂ16が設けら
れ、このビットを“０”とおいて乗算が行われるため、
乗算器としては１７ビット×１７ビットのものが必要と
なるからである。このため、従来は、２の補数形式以外
に無符号絶対値形式のデータをも取り扱う必要がある場
合には、図６に示すような積和演算器を用いていた。こ
の図で、図５と同一部分には同一の符号を付し、適宜説
明を省略する。この積和演算器には１７ビット×１７ビ
ットの乗算器２１が備えられ、その入力側はＸレジスタ
１３及びＹレジスタ１４に接続されている。乗算器２１
の出力側は３３ビットの積レジスタ２２を介して４０ビ
ットの加算器１７に接続されている。その他の構成は図
５と同様である。なお、［ ］はデータのビット幅を示
す。

【０００８】この積和演算器では、乗算器２１では１７
ビット×１７ビットの演算が行われ、その出力は３３ビ
ット幅となる。従って、積レジスタ２２は３３ビットの
ものが必要となる。

【０００９】

【発明が解決しようとする課題】このように、従来の積
和演算器で２の補数形式のデータと無符号絶対値形式の
データの双方を取り扱うには、無符号絶対値形式のデー
タの符号ビット用に１ビット分大きい乗算器を用いる必
要があった。このため、例えば１６ビットの２の補数形
式のデータを取り扱う場合であっても１７ビット×１７
ビットの乗算が行われることとなり、演算速度が低下す
るという問題があった。

【００１０】従って、上記問題点を解決しなければなら
ないという課題がある。

【００１１】この発明は、かかる課題を解決するために
なされたもので、２の補数形式のデータと無符号絶対値
形式のデータの双方を取り扱うことができ、しかも２の
補数形式のデータを取り扱う場合の演算速度を低下させ
ることのない積和演算器を得ることを目的とする。

【００１２】

【課題を解決するための手段】この発明に係る積和演算
器は、２の補数表示形式のデータと無符号絶対値形式の
データの２通りに対応できる積和演算器であって、(i)
無符号絶対値形式データの最上位ビットに関する乗算を
行う第１の演算手段と、(ii)無符号絶対値形式データの
最上位ビット以外のビットのみに関する乗算、及び２の
補数表示形式データに対する乗算を行う第２の演算手段
と、(iii) 第１及び第２の演算手段の出力から無符号絶
対値形式データの乗算結果を求める第３の演算手段と、
(iv)第２の演算手段により２の補数表示形式データにつ
いて求められる乗算結果と第３の演算手段の出力のうち
のいずれか一方を選択する選択手段とを有するものであ
る。

【００１３】

【作用】この発明に係る積和演算器では、無符号絶対値
形式データの乗算を最上位ビットに関する部分とそれ以
外のビットのみに関する部分とに分割して行うことによ
り、乗算ビット数を減らすことが可能となる。

【００１４】

【実施例】以下実施例について本発明を詳細に説明す
る。

【００１５】図１は本発明の一実施例における積和演算
器を表わしたものである。この図で、従来例（図５及び
図６）と同一部分には同一の符号を付し、適宜説明を省
略する。また、本実施例においても１６ビット×１６ビ
ットの乗算を行う場合について説明する。なお、図中の
データで〔 〕はビット幅を示す。

【００１６】この積和演算器で、Ｘレジスタ１３及びＹ
レジスタ１４の出力はそれぞれ２分岐され、１６ビット
×１６ビットの乗算器１５と１６ビットの加算器３１の
各々一方の入力端子に接続されている。乗算器１５は従
来例（図５）に示したものと同一のものである。乗算器
１５からは３１ビットのデータが出力され、積レジスタ
１６に入力される。加算器３１からの１７ビットの出力
はレジスタ３２を経て１７ビットの加算器３３の一方の
入力端子に入力される。この加算器３３の他の入力端子
には、積レジスタ１６の上位１５ビットに符号拡張の２
ビット３６を加えた計１７ビットが入力されるようにな
っている。積レジスタ１６の上位１５ビットは、加算器
３３の次段に接続された選択器３４の一方の入力端子に
も入力される。この選択器３４の他の入力端子には、加
算器３３からの１７ビットの出力が入力されるようにな
っている。この選択器３４は、選択信号（Ｔｃ）３５に
応じ、積レジスタ１６の上位１５ビットと加算器３３の
出力（１７ビット）のいずれか一方を選択して出力する
ようになっている。この選択信号３５は、Ｘレジスタ１
３及びＹレジスタ１４にも入力されるようになってい
る。

【００１７】選択器３４の出力は、積レジスタ１６の下
位１６ビットとともに加算器１７の一方の入力端子に入
力される。この加算器１７の他の入力端子には、次段に
接続されたアキュミュレータ１８の分岐出力の一方（４
０ビット）が入力されるようになっている。その他の構
成は図５または図６と同様である。

【００１８】以上のような構成の積和演算器の動作を説
明する。ここではまず、図２とともに、無符号絶対値形
式のデータについて乗算を行う場合について説明する。

【００１９】Ｘレジスタ１３及びＹレジスタ１４には、
図２（ａ）、（ｂ）に示すような１６ビットのデータが
それぞれ入力される。この図で、例えばＸ＜１５：０＞
は、Ｘレジスタ１３に入力されたデータのビット０から
ビット１５までを表わすものとする。このとき、これら
のレジスタは選択信号３５の指示により無符号絶対値形
式のデータに対応するモードとなっている。このため、
Ｘレジスタ１３は、入力されたデータを、最上位ビット
Ｘ＜１５＞を“０”とおいたデータ（図２（ｃ））と最
上位ビットＸ＜１５＞以外を“０”とおいた（同図
（ｄ））に分け、クロック２０のタイミングでそれぞれ
乗算器１５と加算器３１に入力する。同様に、Ｙレジス
タ１４は、入力されたデータを、最上位ビットＹ＜１５
＞を“０”とおいたデータ（図２（ｅ））と、最上位ビ
ットＹ＜１５＞以外を“０”とおいたデータ（同図
（ｆ））に分け、それぞれ乗算器１５と加算器３１に入
力する。すなわち、同図（ｇ）にも示したように、この
乗算を次の（１）式のような形に展開して行う。

【００２０】 Ｙ＜１４：０＞・Ｘ＜１４：０＞＋Ｙ＜１５＞・Ｘ＜１５：０＞ ＋Ｘ＜１５＞・Ｙ＜１５：０＞……（１） この式の第１項の演算は、上記したように、最上位ビッ
トにセットされた“０”と合わせて１６ビット同士の乗
算として乗算器１５により実行され、図２（ｈ）に示す
ような３１ビットのデータとして積レジスタ１６に入力
される。

【００２１】一方、（１）式の第２項は、Ｙ＜１５＞が
“０”のときは“ ０”、Ｙ＜１５＞が“１”のときは
上位ビットがＸ＜１５：０＞であるデータとなり、同図
（ｉ）に示すような桁構成となる。また、第３項は、Ｘ
＜１５＞が“０”のときは“０”、Ｘ＜１５＞が“１”
のときは上位ビットがＹ＜１５：０＞であるデータとな
り、同図（ｊ）に示すような桁構成となる。従って、加
算器３１では結局Ｘ＜１５：０＞とＹ＜１５：０＞との
加算が行われることとなり、その加算結果（同図
（ｋ））は１７ビットのデータとしてレジスタ３２に入
力される。

【００２２】さて、積レジスタ１６に格納された３１ビ
ットのうち上位１５ビット、すなわち（１）式の第１項
のうちの上位１５ビットは、クロック２０のタイミング
で読み出され、図２（ｍ）に示すように符号拡張の２ビ
ット３６が付加され、１７ビットデータとなって加算器
３３に入力される。一方、レジスタ３２からは加算器３
１の加算結果、すなわち（１）式の第２項と第３項の加
算結果（同図（ｋ））がクロック２０のタイミングで読
み出され、加算器３３に入力される。そして、加算器３
３ではこれらの加算を行い、その加算結果を選択器３４
に入力する。

【００２３】この場合、選択信号３５の指示により無符
号絶対値形式のデータに対応するモードになっているた
め、選択器３４は加算器３３の加算結果をそのまま出力
し、積レジスタ１６の下位１６ビットとともに加算器１
７に入力する。そして、以下従来例（図５、図６）と同
様に、順次累算されることとなる。

【００２４】これに対し、２の補数形式のデータに対す
る乗算は、従来例（図５）の場合と同様である。すなわ
ち、Ｘレジスタ１３及びＹレジスタ１４は、選択信号３
５の指示により、それぞれに入力された２の補数形式の
データをそのまま乗算器１５に入力し、積レジスタ１６
はその乗算結果を保持する。ただし、この場合には、積
レジスタ１６の上位１５ビットは直接選択器３４に入力
され、選択信号３５の指示によりそのまま出力される。
この選択器３４からの出力は、積レジスタ１６の下位１
６ビットとともに加算器１７に入力される。すなわち、
２の補数形式のデータの場合は、積レジスタ１６の内容
がそのまま加算器１７に入力されることとなり、また、
演算も１６ビット×１６ビットの乗算となることから、
従来例（図５）とまったく同じ演算過程となる。従っ
て、その演算速度もまた従来と同様の速度を確保するこ
とができる。

【００２５】

【発明の効果】以上説明したように、本発明によれば、
無符号絶対値形式データの乗算を最上位ビットに関する
部分とそれ以外のビットのみに関する部分とに分割して
行うこととしたので、乗算ビット数を減らすことが可能
となる。従って、無符号絶対値形式のデータをも取り扱
うことに伴う２の補数形式のデータの乗算速度の低下を
回避することができるという効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例における積和演算器を示すブ
ロック図である。

【図２】この積和演算器の、無符号絶対値形式データに
対する演算動作を説明するための説明図である。

【図３】２の補数形式のデータのビット構成を示す説明
図である。

【図４】無符号絶対値形式のデータのビット構成を示す
説明図である。

【図５】２の補数形式のデータにのみ対応し得る従来の
積和演算器を示すブロック図である。

【図６】２の補数形式のデータ及び無符号絶対値形式の
データの双方に対応し得る従来の積和演算器を示すブロ
ック図である。

【符号の説明】

１３ Ｘレジスタ １４ Ｙレジスタ １５ 乗算器（第２の演算手段） １６ 積レジスタ ３１ １６ビットの加算器（第１の演算手段） ３２ レジスタ ３３ １７ビットの加算器（第３の演算手段） ３４ 選択器（選択手段） ３５ 選択信号

Claims (1)

【特許請求の範囲】
1. 【請求項１】２の補数表示形式のデータと無符号絶対値
   形式のデータの２通りに対応できる積和演算器であっ
   て、 無符号絶対値形式データの最上位ビットに関する乗算を
   行う第１の演算手段と、 無符号絶対値形式データの最上位ビット以外のビットの
   みに関する乗算、及び前記２の補数表示形式データに対
   する乗算を行う第２の演算手段と、 第１及び第２の演算手段の出力から前記無符号絶対値形
   式データの乗算結果を求める第３の演算手段と、 前記第２の演算手段により２の補数表示形式データにつ
   いて求められる乗算結果と前記第３の演算手段の出力の
   うちのいずれか一方を選択する選択手段とを具備するこ
   とを特徴とする積和演算器。