JPH10312269A - 積和演算器 - Google Patents

Abstract

(57)【要約】 【課題】 グラフィックデータの演算などに用いられる
積和演算器において、簡易な回路構成で高速に乗算補正
を行う。 【解決手段】 ８ビットの変数Ａと、全ビットが’１’
であるとき数学的に１とされる８ビットの変数αとでＡ
×αの演算を行なう際に、演算結果が正しく０ｘＦＦと
なるために、Ａ×αに対して補正項として変数Ａが加算
され、Ａ×α＋Ａが演算される。変数Ａは、計算の当初
から補正項３としてセットできるため、Ａ×αの乗算結
果を待つこと無く、部分積４，５，６，および７と補正
項３との加算を行なうことができる。そのため、演算を
高速に処理することができる。また、変数Ａ自身が補正
項３として用いられるため、簡易な回路でこの演算が実
現される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、補正を行うディ
ジタルデータの積和演算器に関し、特に、グラフィック
データの演算に用いて好適な積和演算器に関する。

【０００２】

【従来の技術】コンピュータや家庭用ゲーム機器などに
おいて、一般的にフルカラーと称されるグラフィックデ
ータは、２４ビットのデータ幅を有する。すなわち、Ｒ
（赤色），Ｇ（緑色），Ｂ（青色）に対してそれぞれ８
ビットずつが割り当てられ、各々の色が２５６階調で表
現され、全体として約１６７７万色の色表現が可能であ
る。

【０００３】ここで、このようなグラフィックデータに
対して演算を行う場合について考える。例えば、グラフ
ィックデータＡによる画像に対してグラフィックデータ
Ｂによる画像が透過して表示されるように、これらデー
タＡとデータＢとを合成する場合、データＡに対して所
定の透過率に対応する係数α（ただし、０≦α≦１）を
乗じた結果と、データＢに対して（１−α）を乗じた結
果とを加算する。この加算結果が所望のグラフィックデ
ータとされる。この演算は、実際にはＲ，Ｇ，Ｂ各色の
データ毎に行われる。

【０００４】

【発明が解決しようとする課題】ところで、例えば８ビ
ットのデータ幅でこの演算を行う場合、α＝０の場合の
データが０ｘ００（’０ｘ’は、１６進数で表記された
数値であることを示す）とされ、係数αの取り得る最大
値が０ｘＦＦであることから、０ｘＦＦが数学的に１と
定義される。すなわち、（０ｘ００≦α≦０ｘＦＦ）で
ある。また、Ａ×αの演算でＡ＝０ｘＦＦ（最大値），
α＝１＝０ｘＦＦである場合、演算結果においてＡの値
が保存されなければならない。ところが、実際にこの演
算を行うと、演算結果は０ｘＦＦとならずに、０ｘＦＥ
となる。

【０００５】つまり、演算は、８ビット同士で行われる
ため演算結果として１６ビットの値が得られる。この１
６ビットの値の上位８ビットをとって、演算の結果得ら
れたグラフィックデータとする。上述のＡ×αにおい
て、０ｘＦＦ×０ｘＦＦ＝０ｘＦＥ０１となり、上位８
ビットをとると、０ｘＦＥが得られるわけである。最大
値の値が０ｘＦＥとされてしまうため、色の再現性が悪
くなってしまう。

【０００６】従来では、この誤差に対して、回路の簡易
化のために何の補正も加えられていなかった。この場合
には、例えば上述したように、色の再現性が悪くなると
いう問題点があった。

【０００７】また、従来では、乗算器の外に補正回路を
さらに設け補正を行う場合もあった。この場合では、回
路を別に設けるためコストアップをもたらすという問題
点があった。さらに、乗算結果が出てから補正処理を行
うので、結果的に、演算終了までに時間が余計にかかっ
てしまうという問題点があった。

【０００８】したがって、この発明の目的は、簡易な回
路構成で高速に補正を行うような積和演算器を提供する
ことにある。

【０００９】

【課題を解決するための手段】この発明は、上述した課
題を解決するために、２進数で表現された変数Ａと、２
進数で表現され、全ビットが’１’である場合に数学的
に１を表すようにされた係数αとを乗ずる積和演算器に
おいて、補正項として変数Ａを用い、（Ａ×α＋Ａ）を
計算することで（Ａ×α）に対する補正された乗算結果
を得ることを特徴とする積和演算器である。

【００１０】上述したように、この発明は、乗算（Ａ×
α）に対して変数Ａを加算することで、（Ａ×α）の補
正を行なっているため、簡易な構成で補正された演算結
果が得られる。

【００１１】

【発明の実施の形態】以下、この発明の実施の一形態に
ついて説明する。先ず、実施の一形態の説明に先んじ
て、この発明の参考例について説明する。上述したよう
に、２進数で表現された変数Ａと係数αとの乗算におい
て、０ｘＦＦ×０ｘＦＦの結果を０ｘＦＦとするため
に、補正が必要とされる。

【００１２】この参考例では、この補正のために、 Ａ×α×（０ｘ１００／０ｘＦＦ） ・・・（１） このような近似式を考える。この数式（１）を１０進数
表記し、さらに書き直すと、 Ａ×α×（１＋１／２５５） ・・・（２） このようになる。この数式（２）の括弧内の分母を２５
６として、係数αを括弧内に戻すと、 Ａ×（α＋α／２５６） ・・・（３） このようになる。このように考えた場合、数式（２）と
数式（３）の関係は、 Ａ×α×（１＋１／２５５）≧Ａ×（α＋α／２５６） ・・・（４） とされる。変数Ａあるいは係数αが０であるとき、等号
が成り立つ。

【００１３】ここで、数式（４）の右辺を２進数で考え
ると、 Ａ×（α＋α／２５６）＝Ａ×α＋Ａ×α＞＞８ ・・・（５） が成り立つのがわかる。すなわち、Ａ×αが上述の数式
（１）から数式（４）を経てこの数式（５）に近似され
る。なお、式中で「＞＞」とあるのは、これが付された
数値を、この記号の右側に記された桁数だけ２進数的に
下位側へシフトすることを意味する。この例では、Ａ×
αの乗算結果が８桁分、下位側へシフトされる。すなわ
ち、この参考例においては、Ａ×αに対してＡ×α＞＞
８を加算補正項として加算する。

【００１４】実際の回路においては、Ａ×αの乗算結果
が１６ビットのデータ幅で出力され、その出力を８ビッ
ト下位へシフトしたものをさらに出力に加算し、この加
算結果の上位８ビットを出力する。これにより、０ｘＦ
Ｆ×０ｘＦＦの乗算結果が０ｘＦＦに補正される。

【００１５】図１は、この参考例による演算を、部分積
の段数を減らすことができるため２進数の乗算の方法と
して一般的な、ブースのアルゴリズム(Booth's Algoris
m)を用いて行なった例である。この例では、２次の場合
が用いられている。

【００１６】レジスタなどからなるブース・セレクタ１
に対して、被乗数である変数Ａがセットされる。同様に
レジスタなどからなるブース・デコーダ２に対して乗数
である係数αがセットされる。これら変数Ａおよび係数
αとの間で演算が行われ、部分積４，５，６，および７
が得られる。これら部分積４，５，６，および７が例え
ば、後述するWallace tree構成からなる最終加算回路９
に供給される。なお、この構成に対して、他の入力デー
タ８をさらに加算することができる。

【００１７】最終加算回路９で、供給された部分積４，
５，６，および７が加算される。加算結果が８ビット下
位側へシフトされ、この加算結果と部分積４，５，６，
および７との加算が行なわれ、加算結果が出力される。

【００１８】ところで、上述したように、２進数の乗算
では、このブースのアルゴリズムと共に、最終加算回路
９においてWallace tree構成が用いられる。これは、全
加算器が３入力２出力であることを利用して、３対２の
低減率でTreeを構成していくものである。キャリーＣに
よって桁上げ成分が伝搬される。

【００１９】図２は、このWallace tree構成の一例を概
略的に示す。この図では、上述の図１におけるビットｉ
６およびｉ７に対応する部分が示されている。この参考
例では、Wallace tree構成が積和演算器の通常の加算部
分（図中の部分積４，５，６，および７の加算部分）に
対しても適用されている。

【００２０】３つの加算器１０ａ，１０ｂ，および１０
ｃが各桁毎に設けられる。これら加算器１０ａ，１０
ｂ，および１０ｃは、全加算器であって、３入力２出力
を有する。加算器１０ａおよび１０ｂにおいて、入力端
Ｃｉｎは、キャリー入力端であって、前段、すなわち１
つ下位側の桁で発生したキャリーＣがセットされる。残
り２つの入力端に対して、部分積の対応する桁がセット
される。例えば、加算器１０ｂでは、部分積５および６
のその桁（ビットｉ６）の値がそれぞれ対応する入力端
にセットされる。加算器１０ａおよび１０ｂのキャリー
Ｃが出力される出力端Ｃｏｕｔが次段、すなわち１つ上
位側の桁の入力端Ｃｉｎに接続される。

【００２１】加算器１０ａの、その桁（ビットｉ６）の
加算結果Ｓが出力端Ｓｏｕｔから出力され、加算器１０
ｃの第２の入力端に供給される。同様に、加算器１０ｂ
の、その桁（ビットｉ６）の加算結果Ｓが出力端Ｓｏｕ
ｔから出力され、加算器１０ｃの第３の入力端に供給さ
れる。加算器１０ｃの第１の入力端には、部分積７のそ
の桁（ビットｉ６）の値がセットされる。加算器１０ｃ
のその桁（ビットｉ６）の加算結果Ｓが最終加算回路９
のその桁（ビットｉ６）の入力端Ｓに供給される。加算
器１０ｃのその桁（ビットｉ６）のキャリーＣが次段の
入力端Ｃに供給される。

【００２２】このようなWallace tree構成を、上述の２
次のブースのアルゴリズムに対して適用させた場合、加
算器１０ａ，１０ｂ，および１０ｃのそれぞれが３入力
ずつを有しているため、加算器１０ａにおいて１入力端
が余る。そこで、この参考例においては、上述の最終加
算回路９での加算結果として得られ、８ビット下位側へ
シフトされた値が補正項３として、対応する各桁の加算
器１０ａの余った入力端に対してそれぞれセットされ
る。このセットされた補正項３と部分積４，５，６，お
よび７とが再び加算される。この加算結果が最終的な補
正された演算結果として出力される。

【００２３】このように、この参考例に示される方法で
は、Wallace tree構成を利用して加算補正項の加算を行
なっているため、ハードウェア規模を増大すること無
く、補正された乗算結果が得られる。

【００２４】しかしながら、この方法では、部分積４，
５，６，および７の演算が全て終了しないと補正項３が
得られないため、その分計算に遅れが発生するという問
題点があった。これは、例えばグラフィックデータを高
速に演算する場合に問題とされる。

【００２５】次に、この発明の実施の一形態について説
明する。この実施の一形態では、上述の参考例の考え方
をさらに発展させ、加算補正項を、変数Ａそのものとす
る。すなわち、ここでは、 Ａ×α＋Ａ ・・・（７） を計算し、計算結果の上位側８ビットを出力すること
で、補正された乗算結果を得る。より具体的には、Ａ＝
０ｘＦＦ，α＝０ｘＦＦとした場合、０ｘＦＦ×０ｘＦ
Ｆ＋０ｘＦＦ＝０ｘＦＥ０１＋０ｘＦＦ＝０ｘＦＦ００
となる。０ｘＦＦ００より上位側８ビットを出力するこ
とで、補正された演算結果（０ｘＦＦ）を得る。

【００２６】この実施の一形態は、上述の参考例に示し
た図１および図２の構成で以て実現することができる。
加算補正項である変数Ａは、ブース・セレクタ１に対し
て変数Ａがセットされると共に、補正項３として、対応
する各桁の加算器１０ａに対してセットされる。補正項
３の加算は、部分積４，５，６，および７の加算と共に
行なわれる。これら補正項３と、部分積４，５，６，お
よび７とが最終加算回路９で加算されることで、最終的
な補正された演算結果が得られる。

【００２７】このように、この実施の一形態では、変数
Ａそのものが補正項として用いられているため、上述の
参考例のように、Ａ×αの乗算結果を得てからさらに加
算を行なうといった手順を踏む必要がなく、より高速な
演算が可能である。

【００２８】なお、上述では、この発明がグラフィック
データに関する演算に対して適用されるように説明した
が、勿論これはこの例に限定されず、同様な補正が必要
な他の演算に対しても適用することができる。また、上
述では、変数Ａおよび係数αは、共に同じビット数の数
値であるとして説明したが、これはこの例に限定され
ず、これらは互いに異なるビット数を有していてもよ
い。

【００２９】

【発明の効果】以上説明したように、この発明によれ
ば、乗算のプロセスの一部を利用して補正が行なわれる
ため、ハードウェアを増大させること無く、補正された
乗算を行なうことができる。

【００３０】また、この発明の実施の一形態によれば、
乗算結果を待つこと無く加算補正項の演算を行なえるた
め、補正を行なうことによる遅延が生じることが無く、
高速に演算を行なうことができる効果がある。

【図面の簡単な説明】

【図１】参考例による乗算の方法を概略的に示す略線図
である。

【図２】Wallace tree構成の一例を概略的に示す略線図
である。

【符号の説明】

１・・・ブース・セレクタ、２・・・ブース・デコー
ダ、３・・・補正項、４，５，６，７・・・部分積、９
・・・最終加算回路、１０ａ，１０ｂ，１０ｃ・・・加
算器

Claims (2)

【特許請求の範囲】
1. 【請求項１】 ２進数で表現された変数Ａと、２進数で
   表現され、全ビットが’１’である場合に数学的に１を
   表すようにされた係数αとを乗ずる積和演算器におい
   て、 補正項として変数Ａを用い、（Ａ×α＋Ａ）を計算する
   ことで（Ａ×α）に対する補正された乗算結果を得るこ
   とを特徴とする積和演算器。
2. 【請求項２】 請求項１に記載の積和演算器において、 部分積の加算にはWallace Tree構成が用いられ、上記補
   正項による演算は、上記Wallace Tree構成で行なわれる
   ことを特徴とする積和演算器。