JPH0567088B2 - - Google Patents
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- JPH0567088B2 JPH0567088B2 JP62001281A JP128187A JPH0567088B2 JP H0567088 B2 JPH0567088 B2 JP H0567088B2 JP 62001281 A JP62001281 A JP 62001281A JP 128187 A JP128187 A JP 128187A JP H0567088 B2 JPH0567088 B2 JP H0567088B2
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、Ｄ／Ａ変換器に関し、さらに詳しく
は、複数のデジタル入力信号を同時にＤ／Ａ変換
するＤ／Ａ変換器に関する。
は、複数のデジタル入力信号を同時にＤ／Ａ変換
するＤ／Ａ変換器に関する。
従来、複数のデジタル入力信号をＤ／Ａ変換す
る方法としては、 (1) Ｄ／Ａ変換器の出力にデジタル信号の数と同
数のサンプルホールド回路を設けて、各デジタ
ル入力信号を順次Ｄ／Ａ変換し、出力を対応す
るサンプルホールド回路で保持する方法や、 (2) デジタル入力信号と同数のＤ／Ａ変換器を設
ける方法があつた。このような回路の応用回路
としては、例えばVTRの再生時の色信号処理
系におけるＲ−Ｙ信号とＢ−Ｙ信号の発生があ
る。第５図ｂは、そのような例のブロツク図で
ある。第５図には、再生時と共に、記録時のブ
ロツク図も示してある。同図の構成による
VTRの色信号処理系について、簡単に説明す
る。図中、Ｒ−Ｙ信号６１とＢ−Ｙ信号６２
は、色あい、色の濃さを決める信号であり、記
録時に同図の回路はＲ−Ｙ信号６１とＢ−Ｙ信
号６２を磁気記録に適した信号（以下、低域変
換副搬送波６３と呼ぶ）に変換することを目的
とし、再生時は低域変換副搬送波６３より、Ｒ
−Ｙ信号６１、Ｂ−Ｙ信号６２を再現すること
を目的としている。
る方法としては、 (1) Ｄ／Ａ変換器の出力にデジタル信号の数と同
数のサンプルホールド回路を設けて、各デジタ
ル入力信号を順次Ｄ／Ａ変換し、出力を対応す
るサンプルホールド回路で保持する方法や、 (2) デジタル入力信号と同数のＤ／Ａ変換器を設
ける方法があつた。このような回路の応用回路
としては、例えばVTRの再生時の色信号処理
系におけるＲ−Ｙ信号とＢ−Ｙ信号の発生があ
る。第５図ｂは、そのような例のブロツク図で
ある。第５図には、再生時と共に、記録時のブ
ロツク図も示してある。同図の構成による
VTRの色信号処理系について、簡単に説明す
る。図中、Ｒ−Ｙ信号６１とＢ−Ｙ信号６２
は、色あい、色の濃さを決める信号であり、記
録時に同図の回路はＲ−Ｙ信号６１とＢ−Ｙ信
号６２を磁気記録に適した信号（以下、低域変
換副搬送波６３と呼ぶ）に変換することを目的
とし、再生時は低域変換副搬送波６３より、Ｒ
−Ｙ信号６１、Ｂ−Ｙ信号６２を再現すること
を目的としている。
まず、記録時においては、第５図ａに示すよう
にＲ−Ｙ信号６１と、Ｂ−Ｙ信号６２は、おのお
のＡ／Ｄ変換器５１，５２によりデジタル信号に
変換され、次のデジタル信号処理回路５３で、所
定のデジタル信号処理を受けた後、Ｄ／Ａ変換器
５４により低域変換副搬送波６３として出力され
る。再生時においては、第５図ｂに示すように低
域副搬送波６３は、Ａ／Ｄ変換器５５により、デ
ジタル信号に変換され、次のデジタル信号処理回
路５６でデジタル信号処理を受けた後、Ｄ／Ａ変
換器５７，５８により、Ｒ−Ｙ信号６１と、Ｂ−
Ｙ信号６２としておのおの出力される。このよう
にして、第５図の色信号処理系では前述の目的を
達成しているが、同図の構成では再生時にＲ−Ｙ
信号６１用とＢ−Ｙ信号６２用の２系統のＤ／Ａ
変換器５７，５８が必要であることがわかる。前
述したように、従来、このような場合、 (1) Ｄ／Ａ変換器の出力にデジタル入力信号と同
数（その場合ならば２つ）のサンプルホールド
回路を設けて、Ｒ−Ｙ信号と、Ｂ−Ｙ信号を順
次Ｄ／Ａ変換し、出力を対応するサンプルホー
ルド回路で保持するか、又は (2) デジタル入力信号と同数（この場合２つ）の
Ｄ／Ａ変換器を設けていた。
にＲ−Ｙ信号６１と、Ｂ−Ｙ信号６２は、おのお
のＡ／Ｄ変換器５１，５２によりデジタル信号に
変換され、次のデジタル信号処理回路５３で、所
定のデジタル信号処理を受けた後、Ｄ／Ａ変換器
５４により低域変換副搬送波６３として出力され
る。再生時においては、第５図ｂに示すように低
域副搬送波６３は、Ａ／Ｄ変換器５５により、デ
ジタル信号に変換され、次のデジタル信号処理回
路５６でデジタル信号処理を受けた後、Ｄ／Ａ変
換器５７，５８により、Ｒ−Ｙ信号６１と、Ｂ−
Ｙ信号６２としておのおの出力される。このよう
にして、第５図の色信号処理系では前述の目的を
達成しているが、同図の構成では再生時にＲ−Ｙ
信号６１用とＢ−Ｙ信号６２用の２系統のＤ／Ａ
変換器５７，５８が必要であることがわかる。前
述したように、従来、このような場合、 (1) Ｄ／Ａ変換器の出力にデジタル入力信号と同
数（その場合ならば２つ）のサンプルホールド
回路を設けて、Ｒ−Ｙ信号と、Ｂ−Ｙ信号を順
次Ｄ／Ａ変換し、出力を対応するサンプルホー
ルド回路で保持するか、又は (2) デジタル入力信号と同数（この場合２つ）の
Ｄ／Ａ変換器を設けていた。
ところで、前述の従来の(1)の場合に関しては、
Ｄ／Ａ変換器の変換レートを２つのサンプルホー
ルド回路が分け合うことになるので、Ｒ−Ｙ信号
又はＢ−Ｙ信号いずれか一方の変換レートは、最
大でもＤ／Ａ変換器自身の変換レートの半分にな
る。逆に言えば、Ｄ／Ａ変換器は、Ｒ−Ｙ信号、
及びＢ−Ｙ信号の変換レートの２倍の変換レート
が少なくとも要求されることになるが、このよう
な高速なＤ／Ａ変換器を実現する時、デバイスに
とつてかなり大きな負担となるという問題があ
る。
Ｄ／Ａ変換器の変換レートを２つのサンプルホー
ルド回路が分け合うことになるので、Ｒ−Ｙ信号
又はＢ−Ｙ信号いずれか一方の変換レートは、最
大でもＤ／Ａ変換器自身の変換レートの半分にな
る。逆に言えば、Ｄ／Ａ変換器は、Ｒ−Ｙ信号、
及びＢ−Ｙ信号の変換レートの２倍の変換レート
が少なくとも要求されることになるが、このよう
な高速なＤ／Ａ変換器を実現する時、デバイスに
とつてかなり大きな負担となるという問題があ
る。
一方、(2)の場合関しては、変換レートは(1)の場
合ほど速くなくとも良いことは明白である。しか
しながら全く別個のＤ／Ａ変換器をＲ−Ｙ信号と
Ｂ−Ｙ信号の再現に使用した場合、２つのＤ／Ａ
変換器の特性の差により、色ズレが生じることが
あり、好ましくない。
合ほど速くなくとも良いことは明白である。しか
しながら全く別個のＤ／Ａ変換器をＲ−Ｙ信号と
Ｂ−Ｙ信号の再現に使用した場合、２つのＤ／Ａ
変換器の特性の差により、色ズレが生じることが
あり、好ましくない。
この現象について、第６図及び第７図を用いて
説明する。第６図はＤ／Ａ変換器の特性例であり
同図中、線６１は理想的なＤ／Ａ変換器の特性を
示し、線６２は誤差を持つたＤ／Ａ変換器の特性
を示す。この場合では、誤差を持つたＤ／Ａ変換
器は、理想的な出力より絶対値で大きな出力が出
る方向にズレている。
説明する。第６図はＤ／Ａ変換器の特性例であり
同図中、線６１は理想的なＤ／Ａ変換器の特性を
示し、線６２は誤差を持つたＤ／Ａ変換器の特性
を示す。この場合では、誤差を持つたＤ／Ａ変換
器は、理想的な出力より絶対値で大きな出力が出
る方向にズレている。
第７図は第６図に特性を示すＤ／Ａ変換器の誤
差が色ズレを生じる様子を示している。第７図
中、円７１はＲ−Ｙ信号用Ｄ／Ａ変換器及びＢ−
Ｙ信号用Ｄ／Ａ変換器が共に理想的なアナログ出
力を出す場合を示す特性の例であり、楕円７２は
Ｒ−Ｙ信号用Ｄ／Ａ変換器のみ、第６図の線６２
の特性である場合に円７１と同じデジタル入力に
対して示す特性であり、円７３はＲ−Ｙ信号用
Ｄ／Ａ変換器、及びＢ−Ｙ信号用Ｄ／Ａ変換器が
共に第６図の線６２の特性である場合に、円７１
と同じ入力に対して示す特性である。例えば、円
７１上の点７４に注目する。Ｒ−Ｙ信号、Ｂ−Ｙ
信号がおのおの点７４に相当する値である時、そ
の色は点７４と原点を結んだ線分がＢ−Ｙ軸とな
す角θ1により色あいが決まり、その線分の長さに
よつて色の濃さが決まる。点７４はＲ−Ｙ信号用
Ｄ／Ａ変換器、Ｂ−Ｙ信号用Ｄ／Ａ変換器が共に
理想的な場合であるが、仮にＲ−Ｙ信号用Ｄ／Ａ
変換器のみが第６図に示す線６２の特性になつた
とすると、点７４と同じデジタル入力によるアナ
ログ出力は楕円７２上の点７５に移る。この結
果、点７５と原点を結んだ線分がＢ−Ｙ軸となす
角はθ2となり、角θ1より変化する。前述したよう
に、この角度θ1，θ2はその点の色あいを示すの
で、この結果色が変わる事になり、間違つた色に
なる。ここで、さらにＢ−Ｙ信号用Ｄ／Ａ変換器
も第６図の線６２の特性になつたとすると、点７
５は円７３上の点７６に移る。この結果、点７６
と原点を結んだ線分がＢ−Ｙ軸となす角はθ1とな
り、理想的な出力の場合と同一となる。このこと
からＲ−Ｙ信号用のＤ／Ａ変換器とＢ−Ｙ信号用
のＤ／Ａ変換器は、相対的特性が良いほうが、す
なわち特性の相対的な差が少いほうが色あいに対
する誤差を小さくできることがわかる。しかしな
がら、従来の(2)の場合においては、Ｒ−Ｙ信号用
とＢ−Ｙ信号用のＤ／Ａ変換器は全く別個なの
で、その相対的特性は全く保証されていないとい
う問題がある。
差が色ズレを生じる様子を示している。第７図
中、円７１はＲ−Ｙ信号用Ｄ／Ａ変換器及びＢ−
Ｙ信号用Ｄ／Ａ変換器が共に理想的なアナログ出
力を出す場合を示す特性の例であり、楕円７２は
Ｒ−Ｙ信号用Ｄ／Ａ変換器のみ、第６図の線６２
の特性である場合に円７１と同じデジタル入力に
対して示す特性であり、円７３はＲ−Ｙ信号用
Ｄ／Ａ変換器、及びＢ−Ｙ信号用Ｄ／Ａ変換器が
共に第６図の線６２の特性である場合に、円７１
と同じ入力に対して示す特性である。例えば、円
７１上の点７４に注目する。Ｒ−Ｙ信号、Ｂ−Ｙ
信号がおのおの点７４に相当する値である時、そ
の色は点７４と原点を結んだ線分がＢ−Ｙ軸とな
す角θ1により色あいが決まり、その線分の長さに
よつて色の濃さが決まる。点７４はＲ−Ｙ信号用
Ｄ／Ａ変換器、Ｂ−Ｙ信号用Ｄ／Ａ変換器が共に
理想的な場合であるが、仮にＲ−Ｙ信号用Ｄ／Ａ
変換器のみが第６図に示す線６２の特性になつた
とすると、点７４と同じデジタル入力によるアナ
ログ出力は楕円７２上の点７５に移る。この結
果、点７５と原点を結んだ線分がＢ−Ｙ軸となす
角はθ2となり、角θ1より変化する。前述したよう
に、この角度θ1，θ2はその点の色あいを示すの
で、この結果色が変わる事になり、間違つた色に
なる。ここで、さらにＢ−Ｙ信号用Ｄ／Ａ変換器
も第６図の線６２の特性になつたとすると、点７
５は円７３上の点７６に移る。この結果、点７６
と原点を結んだ線分がＢ−Ｙ軸となす角はθ1とな
り、理想的な出力の場合と同一となる。このこと
からＲ−Ｙ信号用のＤ／Ａ変換器とＢ−Ｙ信号用
のＤ／Ａ変換器は、相対的特性が良いほうが、す
なわち特性の相対的な差が少いほうが色あいに対
する誤差を小さくできることがわかる。しかしな
がら、従来の(2)の場合においては、Ｒ−Ｙ信号用
とＢ−Ｙ信号用のＤ／Ａ変換器は全く別個なの
で、その相対的特性は全く保証されていないとい
う問題がある。
又、第５図のような構成の色信号処理系におい
ては記録時に使用するＤ／Ａ変換器５４を再前時
のＤ／Ａ変換器５７，５８で代用して、Ｄ／Ａ変
換器の数を減らすことで、ハードウエアを低減で
きるが、この低減を図る場合に、従来の(2)の場合
においては、記録時にＤ／Ａ変換器が１つ余るこ
とになる。もし、２つのＤ／Ａ変換器を組み合わ
せてよりビツト数の高いＤ／Ａ変換器を構成でき
るならば、記録時の特性の向上が期待できるが、
従来の(2)の場合でこのような特性の向上を図るに
は、２つのＤ／Ａ変換器の出力をアナログ的に加
算する回路が余分に必要となり、好ましくないと
いう問題もある。
ては記録時に使用するＤ／Ａ変換器５４を再前時
のＤ／Ａ変換器５７，５８で代用して、Ｄ／Ａ変
換器の数を減らすことで、ハードウエアを低減で
きるが、この低減を図る場合に、従来の(2)の場合
においては、記録時にＤ／Ａ変換器が１つ余るこ
とになる。もし、２つのＤ／Ａ変換器を組み合わ
せてよりビツト数の高いＤ／Ａ変換器を構成でき
るならば、記録時の特性の向上が期待できるが、
従来の(2)の場合でこのような特性の向上を図るに
は、２つのＤ／Ａ変換器の出力をアナログ的に加
算する回路が余分に必要となり、好ましくないと
いう問題もある。
前述したとおり従来の複数のデジタル入力信号
をＤ／Ａ変換するＤ／Ａ変換器では、極めて高速
で動作するような能力をデバイスに要求するか、
又は、複数の出力間の相対性が保証されないとい
う問題があつた。又、使用形態によつては、ハー
ドウエアの一部が休止する状態が生じ、無駄が多
く、ハードウエアを効率良く使用して無駄を無く
すには、余分な回路が必要であるという問題もあ
つた。
をＤ／Ａ変換するＤ／Ａ変換器では、極めて高速
で動作するような能力をデバイスに要求するか、
又は、複数の出力間の相対性が保証されないとい
う問題があつた。又、使用形態によつては、ハー
ドウエアの一部が休止する状態が生じ、無駄が多
く、ハードウエアを効率良く使用して無駄を無く
すには、余分な回路が必要であるという問題もあ
つた。
本発明のＤ／Ａ変換器は、順に漸増する複数の
基準電圧からなる基準電圧群を発生する抵抗網
と、それぞれが前記基準電圧群から基準電圧を漸
増する順に交互に取り出して成る第１の基準電圧
群と第２の基準電圧群と、前記第１の基準電圧群
と第１の出力端子とを接続する第１のスイツチ群
と、前記第２の基準電圧群と第２の出力端子を接
続する第２のスイツチ群と、前記第１の出力端子
と前記第２の出力端子を接続する第３のスイツチ
群と、コントロール端子から受ける信号により決
定される第１の状態では、前記第３のスイツチ群
により前記第１及び第２の出力端子を接続せず第
１のデジタル入力端子群から受ける信号により前
記第１の基準電圧群の中のいずれかの基準電圧を
前記第１の出力端子に出力させるように前記第１
のスイツチ群を制御し、第２のデジタル入力端子
群から受ける信号により前記第２の基準電圧群の
中のいずれかの基準電圧を前記第２の出力端子に
出力させるように前記第２のスイツチ群を制御
し、前記コントロール端子から受ける信号により
決定される第２の状態では、前記第３のスイツチ
群により前記第１及び第２の出力端子を接続し、
前記第１のデジタル入力端子群から受ける信号に
より前記基準電圧群の中のいずれかの基準電圧を
前記第１の出力端子に出力させるように前記第１
及び第２のスイツチ群を制御する制御回路とを含
んで構成される。
基準電圧からなる基準電圧群を発生する抵抗網
と、それぞれが前記基準電圧群から基準電圧を漸
増する順に交互に取り出して成る第１の基準電圧
群と第２の基準電圧群と、前記第１の基準電圧群
と第１の出力端子とを接続する第１のスイツチ群
と、前記第２の基準電圧群と第２の出力端子を接
続する第２のスイツチ群と、前記第１の出力端子
と前記第２の出力端子を接続する第３のスイツチ
群と、コントロール端子から受ける信号により決
定される第１の状態では、前記第３のスイツチ群
により前記第１及び第２の出力端子を接続せず第
１のデジタル入力端子群から受ける信号により前
記第１の基準電圧群の中のいずれかの基準電圧を
前記第１の出力端子に出力させるように前記第１
のスイツチ群を制御し、第２のデジタル入力端子
群から受ける信号により前記第２の基準電圧群の
中のいずれかの基準電圧を前記第２の出力端子に
出力させるように前記第２のスイツチ群を制御
し、前記コントロール端子から受ける信号により
決定される第２の状態では、前記第３のスイツチ
群により前記第１及び第２の出力端子を接続し、
前記第１のデジタル入力端子群から受ける信号に
より前記基準電圧群の中のいずれかの基準電圧を
前記第１の出力端子に出力させるように前記第１
及び第２のスイツチ群を制御する制御回路とを含
んで構成される。
次に、本発明について図面を参照して説明す
る。
る。
第１図は本発明の第１の実施例の回路図であ
る。第１図において１は第１の基準電圧端子、２
は第２の基準電圧端子、Ｒ１〜Ｒ８は抵抗性素子
で、直列に接続された素子Ｒ１〜Ｒ８の各接続点
に第１の基準電圧端子と、第２の基準電圧端子に
印加された電圧より漸増する基準電圧V1〜V8を
発生する抵抗網を構成している。この基準電圧
V1〜V8はさらに漸増する順に２つの群に分けら
れ、第１の基準電圧群（基準電圧V2，V4，V6，
V8より成る）５と第２の基準電圧群（基準電圧
V1，V3，V5，V7より成る）６を構成する。
る。第１図において１は第１の基準電圧端子、２
は第２の基準電圧端子、Ｒ１〜Ｒ８は抵抗性素子
で、直列に接続された素子Ｒ１〜Ｒ８の各接続点
に第１の基準電圧端子と、第２の基準電圧端子に
印加された電圧より漸増する基準電圧V1〜V8を
発生する抵抗網を構成している。この基準電圧
V1〜V8はさらに漸増する順に２つの群に分けら
れ、第１の基準電圧群（基準電圧V2，V4，V6，
V8より成る）５と第２の基準電圧群（基準電圧
V1，V3，V5，V7より成る）６を構成する。
３は第１の出力端子であり、４は第２の出力端
子である。７は第１の基準電圧群５より１つの基
準電圧を選び、第１の出力端子３に接続する第１
のスイツチ群（スイツチS2，S4，S6，S8より成
る）、８は第２の基準電圧群６より１つの基準電
圧を選び第２の出力端子４に接続する第２のスイ
ツチ群（スイツチS1，S3，S5，S7より成る）であ
り、９は第１の出力端子３と第２の出力端子４を
接続する第３のスイツチ群（スイツチS0より成
る）である。１０は第１のデジタル入力端子Ａ２
〜Ａ０と、第２のデジタル入力端子Ｂ２，Ｂ１及
びコントロール端子SELの入力信号より第１のス
イツチ群７、第２のスイツチ群８、及び第３のス
イツチ群９を制御する信号a1〜a4，b1〜b4，c0を
発生する制御回路である。信号a1〜a4がそれぞれ
スイツチS2，S4，S6，S8を制御し、信号b1〜b4が
それぞれスイツチS1，S3，S5，S7を制御し、信号
c0がスイツチS0を制御する。制御回路１０の論理
の例を第３図に示す。第３図中、信号a1〜a4，b1
〜b4，c0のうち１の出力が出ているものの信号線
に接続されたスイツチが閉じるものとし、残りの
スイツチは開いているものとする。例えばコント
ロール端子SELおよびデジタル入力端子Ａ２，Ａ
１，Ａ０，Ｂ２，Ｂ１の信号が全て０の条件に対
しては制御回路１０の出力は信号a1とb1のみ１で
残りは全て０であるから、スイツチS1とS2のみが
閉じられ、他のスイツチS3〜S8，S0は全て開かれ
る。この結果、出力端子３には基準電圧V2が出
力端子４には基準電圧V1が現れる。又、コント
ロール端子SELおよびデジタル入力端子Ａ２，Ａ
１，Ａ０，Ｂ２、の信号が０でデジタル入力端子
Ｂ１の信号が１の場合では制御回路１０の出力は
信号a1とb2のみ１で残りは全て０であるからスイ
ツチS3とS2のみ閉じられ、他のスイツチS1，S4〜
S8，S0は全て開かれる。この結果、出力端子３に
は基準電圧V2が、出力端子４には、基準電圧V3
が現れる。以下、同様にしてコントロール端子
SELの信号が０の間は出力端子３には、基準電圧
群５のうちよりデジタル入力端子Ａ２，Ａ１に印
加されるデジタル信号により決まる基準電圧が現
れ、出力端子４には基準電圧群６よりデジタル入
力端子Ｂ２，Ｂ１に印加されるデジタル信号によ
り決まる基準電圧が現れ、おのおの独立した２つ
の２ビツトのＤ／Ａ変換器として動作する。
子である。７は第１の基準電圧群５より１つの基
準電圧を選び、第１の出力端子３に接続する第１
のスイツチ群（スイツチS2，S4，S6，S8より成
る）、８は第２の基準電圧群６より１つの基準電
圧を選び第２の出力端子４に接続する第２のスイ
ツチ群（スイツチS1，S3，S5，S7より成る）であ
り、９は第１の出力端子３と第２の出力端子４を
接続する第３のスイツチ群（スイツチS0より成
る）である。１０は第１のデジタル入力端子Ａ２
〜Ａ０と、第２のデジタル入力端子Ｂ２，Ｂ１及
びコントロール端子SELの入力信号より第１のス
イツチ群７、第２のスイツチ群８、及び第３のス
イツチ群９を制御する信号a1〜a4，b1〜b4，c0を
発生する制御回路である。信号a1〜a4がそれぞれ
スイツチS2，S4，S6，S8を制御し、信号b1〜b4が
それぞれスイツチS1，S3，S5，S7を制御し、信号
c0がスイツチS0を制御する。制御回路１０の論理
の例を第３図に示す。第３図中、信号a1〜a4，b1
〜b4，c0のうち１の出力が出ているものの信号線
に接続されたスイツチが閉じるものとし、残りの
スイツチは開いているものとする。例えばコント
ロール端子SELおよびデジタル入力端子Ａ２，Ａ
１，Ａ０，Ｂ２，Ｂ１の信号が全て０の条件に対
しては制御回路１０の出力は信号a1とb1のみ１で
残りは全て０であるから、スイツチS1とS2のみが
閉じられ、他のスイツチS3〜S8，S0は全て開かれ
る。この結果、出力端子３には基準電圧V2が出
力端子４には基準電圧V1が現れる。又、コント
ロール端子SELおよびデジタル入力端子Ａ２，Ａ
１，Ａ０，Ｂ２、の信号が０でデジタル入力端子
Ｂ１の信号が１の場合では制御回路１０の出力は
信号a1とb2のみ１で残りは全て０であるからスイ
ツチS3とS2のみ閉じられ、他のスイツチS1，S4〜
S8，S0は全て開かれる。この結果、出力端子３に
は基準電圧V2が、出力端子４には、基準電圧V3
が現れる。以下、同様にしてコントロール端子
SELの信号が０の間は出力端子３には、基準電圧
群５のうちよりデジタル入力端子Ａ２，Ａ１に印
加されるデジタル信号により決まる基準電圧が現
れ、出力端子４には基準電圧群６よりデジタル入
力端子Ｂ２，Ｂ１に印加されるデジタル信号によ
り決まる基準電圧が現れ、おのおの独立した２つ
の２ビツトのＤ／Ａ変換器として動作する。
さらに、コントロール端子SELの信号が１とす
ると、第３図より信号C0が１となり、スイツチ
S0が閉じられて出力端子３と出力端子４は同一電
位となる。さらにコントロール端子SELの信号が
１の条件では、第１図中のスイツチS1〜S8はデジ
タル入力端子Ａ２，Ａ１，Ａ０の３入力によつて
選ばれたスイツチ１つだけが閉じるようになるの
で、出力端子３には、デジタル入力端子Ａ２，Ａ
１，Ａ０の３ビツトのデジタル入力に対応したア
ナログ出力が得られるようになる。このことか
ら、コントロール端子SELの信号が１の時、第１
図の回路は３ビツトのＤ／Ａ変換器として動作す
ることがわかる。
ると、第３図より信号C0が１となり、スイツチ
S0が閉じられて出力端子３と出力端子４は同一電
位となる。さらにコントロール端子SELの信号が
１の条件では、第１図中のスイツチS1〜S8はデジ
タル入力端子Ａ２，Ａ１，Ａ０の３入力によつて
選ばれたスイツチ１つだけが閉じるようになるの
で、出力端子３には、デジタル入力端子Ａ２，Ａ
１，Ａ０の３ビツトのデジタル入力に対応したア
ナログ出力が得られるようになる。このことか
ら、コントロール端子SELの信号が１の時、第１
図の回路は３ビツトのＤ／Ａ変換器として動作す
ることがわかる。
ところで、第１図の回路において、基準電圧群
５と基準電圧群６は同一の基準電圧端子１，２間
に直列接続した抵抗性素子Ｒ１〜Ｒ８の間の基準
電圧V1〜V8より交互にとり出したものである。
このことは、とりもなおさず同図の回路が基準電
圧群５，６を用いた２つのＤ／Ａ変換器として動
作した場合に、そのＤ／Ａ変換器出力間の相対性
も良好であることを示す。
５と基準電圧群６は同一の基準電圧端子１，２間
に直列接続した抵抗性素子Ｒ１〜Ｒ８の間の基準
電圧V1〜V8より交互にとり出したものである。
このことは、とりもなおさず同図の回路が基準電
圧群５，６を用いた２つのＤ／Ａ変換器として動
作した場合に、そのＤ／Ａ変換器出力間の相対性
も良好であることを示す。
なお基準電圧群５の基準電圧V2，V4，V6，V8
と基準電圧群６の基準電圧V1，V2，V3，V7の間
には電圧V2とV1の差の大きさからなるシフトが
生じるが、VTRの色信号処理系においては、
Ｄ／Ａ変換器との間に設けられるコンデンサによ
りシフト分は除去されるためこのシフトは関係な
い。
と基準電圧群６の基準電圧V1，V2，V3，V7の間
には電圧V2とV1の差の大きさからなるシフトが
生じるが、VTRの色信号処理系においては、
Ｄ／Ａ変換器との間に設けられるコンデンサによ
りシフト分は除去されるためこのシフトは関係な
い。
また第３図に示すように端子A2〜A0およびB2
〜B1からのデジタル入力信号が最小の時の端子
３，４の出力を基準電圧V2，V1とすることによ
り、上述のシフト分は小さな値となりこの意味か
らも上述のシフトを無視することができる。
〜B1からのデジタル入力信号が最小の時の端子
３，４の出力を基準電圧V2，V1とすることによ
り、上述のシフト分は小さな値となりこの意味か
らも上述のシフトを無視することができる。
第１図の回路においては、２つのＤ／Ａ変換器
として動作する場合でも最大の動作速度は、端子
Ａ２，Ａ１のデジタル入力信号、又は端子Ｂ２，
Ｂ１のデジタル入力信号のどちらか速い変換レー
トを有する方を満たせば十分であることから、デ
バイスの動作速度に対する要求も比較的緩いとい
う利点を持つている。
として動作する場合でも最大の動作速度は、端子
Ａ２，Ａ１のデジタル入力信号、又は端子Ｂ２，
Ｂ１のデジタル入力信号のどちらか速い変換レー
トを有する方を満たせば十分であることから、デ
バイスの動作速度に対する要求も比較的緩いとい
う利点を持つている。
以上の説明から、第１図に示す本発明の１実施
例の回路により複数のデジタル入力信号をデバイ
スに、高速な動作を要求することなく、かつ出力
間の相対性良くＤ／Ａ変換するとともに、デジタ
ル入力信号が単一の場合には、より高いビツト数
のＤ／Ａ変換器が構成できハードウエアにムダが
出ないＤ／Ａ変換器を提供できることがわかる。
例の回路により複数のデジタル入力信号をデバイ
スに、高速な動作を要求することなく、かつ出力
間の相対性良くＤ／Ａ変換するとともに、デジタ
ル入力信号が単一の場合には、より高いビツト数
のＤ／Ａ変換器が構成できハードウエアにムダが
出ないＤ／Ａ変換器を提供できることがわかる。
第２図は、本発明の第２の実施例の回路図であ
る。第２図において、符号１〜６及びＡ２，Ａ
１，Ａ０，Ｂ２，Ｂ１，SELは第１図の実施例と
同等の機能を有する端子及び基準電圧群である。
同図において１１は第１の基準電圧群５より１つ
の基準電圧を選び第１の出力端子３に接続する第
１のスイツチ群（スイツチS12，S14，S16，S18，
S22，S24，S00より成る）、１２は第２の基準電圧
群６より１つの基準電圧を選び第２の出力端子４
に接続する第２のスイツチ群（スイツチS11，
S13，S15，S17，S21，S23より成る）であり、１３
は第１の出力端子３と第２の出力端子４を接続す
る第３のスイツチ群（スイツチS01より成る）で
ある。１４は第１のデジタル入力端子Ａ２〜Ａ０
と、第２のデジタル入力端子Ｂ２，Ｂ１及びコン
トロール端子SELの入力信号より、第１のスイツ
チ群１１、第２のスイツチ群１２、及び第３のス
イツチ群１３を制御する信号ａ００，００，ａ
１１，１１，ａ２２，２２，ｂ１１，１
１，ｂ２２，２２、を発生する回路である。制
御回路１４の論理の例を第４図に示す。
る。第２図において、符号１〜６及びＡ２，Ａ
１，Ａ０，Ｂ２，Ｂ１，SELは第１図の実施例と
同等の機能を有する端子及び基準電圧群である。
同図において１１は第１の基準電圧群５より１つ
の基準電圧を選び第１の出力端子３に接続する第
１のスイツチ群（スイツチS12，S14，S16，S18，
S22，S24，S00より成る）、１２は第２の基準電圧
群６より１つの基準電圧を選び第２の出力端子４
に接続する第２のスイツチ群（スイツチS11，
S13，S15，S17，S21，S23より成る）であり、１３
は第１の出力端子３と第２の出力端子４を接続す
る第３のスイツチ群（スイツチS01より成る）で
ある。１４は第１のデジタル入力端子Ａ２〜Ａ０
と、第２のデジタル入力端子Ｂ２，Ｂ１及びコン
トロール端子SELの入力信号より、第１のスイツ
チ群１１、第２のスイツチ群１２、及び第３のス
イツチ群１３を制御する信号ａ００，００，ａ
１１，１１，ａ２２，２２，ｂ１１，１
１，ｂ２２，２２、を発生する回路である。制
御回路１４の論理の例を第４図に示す。
第２図と第４図より、デジタル入力端子SELの
信号が０の時には、常に信号ａ００は１、信号
００は０で、出力端子３には常にスイツチ群１１
を経由して基準電圧群５のうちより、デジタル入
力端子Ａ２，Ａ１の信号で決まる電圧が出力さ
れ、出力端子４には常にスイツチ群１２を経由し
て基準電圧群６のうちよりデジタル入力端子Ｂ
２，Ｂ１の信号で決まる電圧が出力される。この
ことからコントロール端子SELの信号が０の時に
は第２図の回路は独立した２つの２ビツトのＤ／
Ａ変換器として動作することがわかる。
信号が０の時には、常に信号ａ００は１、信号
００は０で、出力端子３には常にスイツチ群１１
を経由して基準電圧群５のうちより、デジタル入
力端子Ａ２，Ａ１の信号で決まる電圧が出力さ
れ、出力端子４には常にスイツチ群１２を経由し
て基準電圧群６のうちよりデジタル入力端子Ｂ
２，Ｂ１の信号で決まる電圧が出力される。この
ことからコントロール端子SELの信号が０の時に
は第２図の回路は独立した２つの２ビツトのＤ／
Ａ変換器として動作することがわかる。
次にコントロール端子SELの信号が１の時に
は、第４図より出力端子３に現れる出力は信号
００が１となる状態もあることから基準電圧群６
からも取り出せるようになり、その値は、デジタ
ル入力端子Ａ２，Ａ１，Ａ０で決まる。このこと
からコントロール端子SELの信号が１の時、第２
図の回路は３ビツトのＤ／Ａ変換器として動作す
ることがわかる。
は、第４図より出力端子３に現れる出力は信号
００が１となる状態もあることから基準電圧群６
からも取り出せるようになり、その値は、デジタ
ル入力端子Ａ２，Ａ１，Ａ０で決まる。このこと
からコントロール端子SELの信号が１の時、第２
図の回路は３ビツトのＤ／Ａ変換器として動作す
ることがわかる。
本実施例においても、第１の実施例と同様に、
２つのＤ／Ａ変換器として動作する時に相対性が
良好である事や、デバイスの動作速度に対する要
求が緩くて良いことは言うまでもない。
２つのＤ／Ａ変換器として動作する時に相対性が
良好である事や、デバイスの動作速度に対する要
求が緩くて良いことは言うまでもない。
以上、説明したように本発明は、複数のデジタ
ル入力信号をデバイスに高速な動作を要求するこ
となく、かつ、出力間の相対性良くＤ／Ａ変換す
るとともに、デジタル入力信号が単一の場合に
は、より高いビツト数のＤ／Ａ変換器が構成で
き、ハードウエアに有効に活用できる効果があ
る。
ル入力信号をデバイスに高速な動作を要求するこ
となく、かつ、出力間の相対性良くＤ／Ａ変換す
るとともに、デジタル入力信号が単一の場合に
は、より高いビツト数のＤ／Ａ変換器が構成で
き、ハードウエアに有効に活用できる効果があ
る。
また、本発明のＤ／Ａ変換器は、回路のほとん
どはデジタル回路とスイツチ素子であり、基準電
圧群も抵抗性素子の相対精度で決まるなど集積回
路化に極めて適しているという特徴も持つており
その利用分野は広く、その利益は多大なものであ
る。
どはデジタル回路とスイツチ素子であり、基準電
圧群も抵抗性素子の相対精度で決まるなど集積回
路化に極めて適しているという特徴も持つており
その利用分野は広く、その利益は多大なものであ
る。
第１図は、本発明のＤ／Ａ変換器の第１の実施
例の回路図、第２図は本発明の第２の実施例の回
路図、第３図は第１図中の制御回路１０の入力信
号と出力信号３，４の電圧を示す図、第４図は第
２図中の制御回路１４の入力信号と出力信号３，
４の電圧を示す図、第５図はＤ／Ａ変換器が使用
されるVTRの色信号処理系のブロツク図、第６
図は第５図に示すＤ／Ａ変換器５７，５８の特性
例、第７図はＤ／Ａ変換器の特性の差が色信号系
に与える影響を示す図である。 １……第１の基準電圧端子、２……第２の基準
電圧端子、３……第１の出力端子、４……第２の
出力端子、５……第１の基準電圧群、６……第２
の基準電圧群、７，１１……第１のスイツチ群、
８，１２……第２のスイツチ群、９，１３……第
３のスイツチ群、１０，１４……制御回路、Ｒ１
〜Ｒ８……抵抗性素子、Ａ２，Ａ１，Ａ０，Ｂ
２，Ｂ１……デジタル入力端子、SEL……コント
ロール端子、S0〜S8，S00，S01，S11〜S18，S21〜
S24……スイツチ素子。
例の回路図、第２図は本発明の第２の実施例の回
路図、第３図は第１図中の制御回路１０の入力信
号と出力信号３，４の電圧を示す図、第４図は第
２図中の制御回路１４の入力信号と出力信号３，
４の電圧を示す図、第５図はＤ／Ａ変換器が使用
されるVTRの色信号処理系のブロツク図、第６
図は第５図に示すＤ／Ａ変換器５７，５８の特性
例、第７図はＤ／Ａ変換器の特性の差が色信号系
に与える影響を示す図である。 １……第１の基準電圧端子、２……第２の基準
電圧端子、３……第１の出力端子、４……第２の
出力端子、５……第１の基準電圧群、６……第２
の基準電圧群、７，１１……第１のスイツチ群、
８，１２……第２のスイツチ群、９，１３……第
３のスイツチ群、１０，１４……制御回路、Ｒ１
〜Ｒ８……抵抗性素子、Ａ２，Ａ１，Ａ０，Ｂ
２，Ｂ１……デジタル入力端子、SEL……コント
ロール端子、S0〜S8，S00，S01，S11〜S18，S21〜
S24……スイツチ素子。
Claims (1)
- １ 順に漸増する複数の基準電圧からなる基準電
圧群を発生する抵抗網と、それぞれが前記基準電
圧群から基準電圧を漸増する順に交互に取り出し
て成る第１の基準電圧群と第２の基準電圧群と、
前記第１の基準電圧群と第１の出力端子とを接続
する第１のスイツチ群と、前記第２の基準電圧群
と第２の出力端子を接続する第２のスイツチ群
と、前記第１の出力端子と前記第２の出力端子を
接続する第３のスイツチ群と、コントロール端子
から受ける信号により決定される第１の状態で
は、前記第３のスイツチ群により前記第１及び第
２の出力端子を接続せず第１のデジタル入力端子
群から受ける信号により前記第１の基準電圧群の
中のいずれかの基準電圧を前記第１の出力端子に
出力させるように前記第１のスイツチ群を制御
し、第２のデジタル入力端子群から受ける信号に
より前記第２の基準電圧群の中のいずれかの基準
電圧を前記第２の出力端子に出力させるように前
記第２のスイツチ群を制御し、前記コントロール
端子から受ける信号により決定される第２の状態
では、前記第３のスイツチ群により前記第１及び
第２の出力端子を接続し、前記第１のデジタル入
力端子群から受ける信号により前記基準電圧群の
中のいずれかの基準電圧を前記第１の出力端子に
出力させるように前記第１及び第２のスイツチ群
を制御する制御回路とを含むことを特徴とする
Ｄ／Ａ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP128187A JPS63169125A (ja) | 1987-01-06 | 1987-01-06 | Ｄ／ａ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP128187A JPS63169125A (ja) | 1987-01-06 | 1987-01-06 | Ｄ／ａ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63169125A JPS63169125A (ja) | 1988-07-13 |
| JPH0567088B2 true JPH0567088B2 (ja) | 1993-09-24 |
Family
ID=11497066
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP128187A Granted JPS63169125A (ja) | 1987-01-06 | 1987-01-06 | Ｄ／ａ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63169125A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5200751A (en) * | 1989-06-26 | 1993-04-06 | Dallas Semiconductor Corp. | Digital to analog converter using a programmable logic array |
| JP2008237231A (ja) * | 2007-03-23 | 2008-10-09 | Kao Corp | 尿取りパッド |
| US8514120B2 (en) * | 2011-11-08 | 2013-08-20 | Texas Instruments Incorporated | Digital-to-analog converter with a shared resistor string |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6017257B2 (ja) * | 1979-05-02 | 1985-05-01 | 富士通株式会社 | ステップ発生器 |
| US4543560A (en) * | 1984-02-17 | 1985-09-24 | Analog Devices, Incorporated | Two-stage high resolution digital-to-analog converter |
-
1987
- 1987-01-06 JP JP128187A patent/JPS63169125A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63169125A (ja) | 1988-07-13 |
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