JPS632173B2 - - Google Patents

Description

【発明の詳細な説明】 この発明は、デイジタル・アナログ変換器（以
下Ｄ／Ａ変換器という）に係り、特に時分割動作
する複数個のＤ／Ａ変換器として動作するＤ／Ａ
変換器に関する。

高速動作のＤ／Ａ変換器として、従来、第１図
に示す構成のものが知られている。１は梯子形抵
抗回路網であり、その各段の結合点はそれぞれｎ
個の入力端子２に並列に入力されるデイジタル入
力信号A₁〜Anに応じてオン・オフする電流スイ
ツチ３を介して、個別の電流源４に接続されるよ
うになつている。アナログ出力信号V₀は、梯子
形抵抗回路網１の一端から出力端子５に取出され
る。６は電源端子である。

このＤ／Ａ変換器の入出力特性は第２図に示す
ようになり、出力の最大値V_Hは電源電圧V_Bに等
しく、最小値V_Lは で与えられる。

一方、このＤ／Ａ変換器のセツトリングタイム
は、主に負荷容量C_Lと梯子形抵抗回路網１の出
力抵抗２／３Ｒとで定まる時定数τ＝２／３RC_Lで制限 される。従つて高速動作させようとすると、出力
のダイナミツクレンジ（V_H−V_L）にもよるが、
電源４としてかなり電流値の大きいものが必要と
なる。

この種のＤ／Ａ変換器は、現在モノリシツク
ICで実現されるようになつており、多方面で使
用されている。ところで、デイジタル信号とアナ
ログ信号とが混在する大規模なシステムにおいて
は、Ｄ／Ａ変換器を複数個必要とすることが多
い。このようなシステムをモノリシツクIC化す
る場合、第１図の如き消費電流の大きいＤ／Ａ変
換器が２個以上あると、システム全体の消費電流
を増大させるばかりでなく、Ｄ／Ａ変換器の占め
るチツプ面積が大きくなり、歩留り、信頼性、価
格等の点で大いに問題となる。

しかしながら、ある種のシステムにおいては複
数のＤ／Ａ変換器が全て同時に動作しているとは
限らず、１つ１つのＤ／Ａ変換器について注目す
ると、システムがある特定の状態のときのみ実際
に動作を行なつているという場合がしばしばみら
れる。

この発明は上記のような点に着目してなされた
もので、時分割で動作する複数個のＤ／Ａ変換器
として動作することが可能で、もつて実際にシス
テムに組込んだ場合に、システム全体の構成の簡
略化と、消費電流の低減を図ることができるよう
にしたＤ／Ａ変換器を提供することを目的とす
る。

すなわちこの発明は、梯子形抵抗回路網は複数
組用意するが、電流源およびこれと梯子形抵抗回
路網との間に介在される電流スイツチはデイジタ
ル入力信号のビツト数分だけ用意し、出力および
入力選択切換スイツチの動作により、電流源およ
び電流スイツチを共用する形で時分割動作を行な
う複数個のＤ／Ａ変換器として動作するＤ／Ａ変
換器を提供するものである。

以下、この発明を実施例により詳細に説明す
る。

第３図にこの発明の一実施例を示す。この実施
例においては、２組の梯子形抵抗回路網１₁，１₂
が設けられている。５₁，５₂はその出力端子６₁，
６₂は電源入力端子である。そして、梯子形抵抗
回路網１₁，１₂の各段の結合点と電流スイツチ３
との間に、出力選択切換スイツチ７が介在されて
いる。すなわち、梯子形抵抗回路網１₁，１₂の各
段の結合点は、いずれか一方のみが出力選択切換
スイツチ７により選択されて、電流スイツチ３を
介して電流源４に接続される。

一方、この例では入力端子として、それぞれデ
イジタル入力信号A₁〜An，B₁〜Bnが入力され
る複数個の入力端子が２₁，２₂の如く２組設けら
れており、これらの入力信号A₁〜An，B₁〜Bn
のいずれか一方のみが入力選択切換スイツチ８に
より選択されて、電流スイツチ３をオン・オフさ
せる信号となる。

なお、出力選択切換スイツチ７および入力選択
切換スイツチ８は、出力選択信号CH₁および入力
選択信号CH₂によつて、連動して動作するように
なつている。

上記のような構成で、出力選択切換スイツチ７
を梯子形抵抗回路網１₁側に接続すると同時に、
入力選択切換スイツチ８を入力端子２₁側に接続
すれば、出力端子５₁にデイジタル入力信号A₁〜
Anに対応したアナログ出力信号V_O1が得られる。
このとき、出力端子５₂の出力V_O2は電源電圧V_B2
に固定されている。

同様に、出力選択切換スイツチ７を梯子形抵抗
回路網１₂側に接続すると同時に、入力選択切換
スイツチ８を入力端子２₂側に接続すれば、出力
端子５₂にデイジタル入力選択信号B₁〜Bnに対応
したアナログ出力信号V_O2が得られる。このと
き、出力端子５₁の出力V_O1は電源電圧V_B1に固定
されている。

第４図はこの実施例のＤ／Ａ変換器のV_O1，
V_O2に関する入出力特性を示す。この例では、共
通の電流源４を用いているにもかかわらず、これ
ら両入出力特性の傾斜が異なつているが、これは
梯子形抵抗回路網１₁，１₂をそれぞれ構成する抵
抗R₁，２R₁，R₂，２R₂を異なる適当な値に選ぶ
ことによつて、(1)式から決定することができる。
勿論、R₁＝R₂（2R₁＝2R₂）として、２つの入出
力特性を等しくしてもよい。

また、上記実施例では時分割動作する２個の
Ｄ／Ａ変換器のビツト数が共にｎビツトとなつて
いるが、これらが共通でなく一方がｍ（≠ｎ）ビ
ツトであてもよい。その場合、差の（ｍ〜ｎ）ビ
ツトについては、上位（ｍ〜ｎ）ビツトに対応す
る出力選択スイツチを省略して、上位（ｍ〜ｎ）
ビツトに対応する電流源を、ビツト数の多い方の
専用とすればよい。

さらに、上記実施例は時分割動作するＤ／Ａ変
換器の数Ｎが２の場合であるが、梯子形抵抗回路
網を増設し、出力および入力選択切換スイツチの
接点数を増やすことによつてＮを３以上にするこ
とも可能である。

第３図における電流スイツチ３と出力選択切換
スイツチ７の部分の具体的な構成例を第５図およ
び第６図に示す。

第５図において、電流スイツチ３の各々は、２
個のエミツタ共通トランジスタQ₁，Q₂からなり、
Q₁のベース電極にデイジタル入力信号A₁〜Anま
たはB₁〜Bnの各ビツトの信号V_iが印加され、Q₂
のベース電極にバイアス電圧V_bが印加される。
また、Q₁，Q₂の共通エミツタ電極に電流源４が
接続される。この場合、Q₁のコレクタ電極にV_i
の“１”、“０”に応じて電流源４の電流が断続さ
れて出力電流が流れる。出力選択切換スイツチ７
の各々は、やはり２個のエミツタ共通トランジス
タQ₃，Q₄からなり、その共通エミツタ電極はQ₂
のコレクタ電極に接続され、またQ₃，Q₄のベー
ス電極間に出力選択信号CH₁が印加される。従つ
て、V_i＜V_bで電流スイツチ３がオン、つまりQ₂
がオンで、かつQ₃，Q₄のベース電極の電位V₁，
V₂の関係がV₁＜V₂のときはQ₃に電流源４の電流
が流れ、V₁＞V₂のときはQ₄に同じ電流が流れ
る。

第６図の例は第５図をさらに簡略化したもの
で、第５図におけるトランジタQ₂を省略しQ₃，
Q₄の共通エミツタ電極をQ₁のエミツク電極に接
続している。この場合、Q₁がオフで、かつV_b＝
V₁＞V₂のときはQ₃に、またV_b＝V₂＞V₁のとき
はQ₄にそれぞれ電流源４の電流が流れる。この
例によると、電流スイツチ３、電流源４、出力選
択切換スイツチ７の接続関係は第３図と若干異な
り、電流スイツチ３が電流源４に対し電源を介し
て並列に接続される形となるが、動作的には第３
図と全く同様となる。

なお、第５図、第６図はＮ＝２の場合である
が、Ｎが３以上の場合は出力選択スイツチを構成
するエミツタ共通トランジスタを増設していけば
よい。

第７図は、この発明をテレビジヨンゴースト除
去等に用いられる自動等化器に応用した例を示し
たものである。第７図において、入力端子１１に
は例えば復調後のテレビジヨン信号が入力され、
トランスバーサルフイルタ１２を介して出力端子
１３に取出される。この場合、トランスバーサル
フイルタ１２のタツプゲインを次のように制御す
ることによつて、出力端子１３にゴースト成分の
除去された出力信号を得ることができる。

すなわち、トランスバーサルフイルタ１２の出
力は、微分器１４で微分され、さらに正負判定器
１５で正負に応じ“１”、“０”２値に変化する信
号となる。正負判定器１５の出力は、第８図に示
す垂直同期信号前縁付近の区間ａの部分がサンプ
リングされて、バツフアレジスタ１６に収納され
る。

一方、トランスバーサルフイルタ１２の入力信
号は比較器１７と波形メモリ１８およびＤ／Ａ変
換器１９からなる波形積分回路２０にも導かれ、
ここで第８図の区間ｂの部分の波形が垂直同期信
号到来毎に波形積分される。この波形積分出力は
差分器２１で差分される。相関器２２は、この差
分器２１の出力とバツフアレジスタ１６から読出
された出力つまりトランスバーサルフイルタ１２
の入力信号系列と出力信号系列との相関演算を行
ない、タツプゲインメモリ２３内のデータを垂直
同期信号到来毎に逐次修正する。そして、タツプ
ゲインメモリ２３の内容はトランスバーサルフイ
ルタ１２の各タツプに対応するタツプゲインのデ
ータが直列に読出され、Ｄ／Ａ変換器１９で直流
電圧に変換されて、トランスバーサルフイルタ１
２内の加重回路に印加される。このようにしてタ
ツプゲインが決定されることになる。

このようなシステムでは、通常トランスバーサ
ルフイルタ１２の入力信号の波形積分用と、タツ
プゲインメモリ２３内のタツプゲインのデータを
直流電圧に変換するためのタツプゲイン制御用と
の２つのＤ／Ａ変換器を必要とする。しかし、前
者の波形積分はタツプゲインメモリ２３内のタツ
プゲインの修正時のみ行なえばよく、このタツプ
ゲインの修正後、つまり収束後は実際のトランス
バーサルフイルタ１２のタツプゲインの制御のみ
を行なえばよい。

従つてこのように２つのＤ／Ａ変換動作が実行
される時間帯が異なることに着目して、Ｄ／Ａ変
換器１９として第３図に示した如きものを用い、
出力および入力選択切換スイツチ７，８の切換え
により、Ｄ／Ａ変換器１９を波形積分用、タツプ
ゲイン制御用として時分割で使用すれば、システ
ム全体の構成を簡略化させ、消費電流も大きく減
らすことができる。

この効果は、システム全体をIC化する場合特
に顕著であり、歩留り、信頼性、経済性等の点で
極めて有効である。

勿論、この発明は上記の如き用途に限らず、一
般に時分割的にしか動作しないようなＤ／Ａ変換
器が複数個存在するシステムに適用して有用であ
る。

【図面の簡単な説明】

第１図は従来のＤ／Ａ変換器の構成図、第２図
はその入出力特性を示す図、第３図はこの発明の
一実施例に係るＤ／Ａ変換器の構成図、第４図は
その入出力特性を示す図、第５図および第６図は
この発明の要部の具体例を示す回路図、第７図は
この発明の応用例である自動等化器の構成図、第
８図はその動作を説明するための波形図である。 １₁，１₂……梯子形抵抗回路網、２₁，２₂……
入力端子、３……電流スイツチ、４……電流源、
５₁，５₂……出力端子、７……出力選択切換スイ
ツチ、８……入力選択切換スイツチ。

Claims (1)

1. 【特許請求の範囲】 １ 第１のデイジタル信号の各ビツトの信号に応
   じて設けられる第１の入力端子と、 第２のデイジタル信号の各ビツトの信号に応じ
   て設けられる第２の入力端子と、 選択信号に応じて前記第１、第２の入力端子の
   いずれか一方の入力端子を選択する入力選択切換
   スイツチと、 前記入力選択切換スイツチを介して供給される
   前記各ビツトの信号に応じてオン・オフする電流
   スイツチと、 前記電流スイツチに接続される電流源と、 前記第１、第２のデイジタル入力信号の各々に
   対して設けられる第１、第２の梯子形抵抗回路網
   と、 前記入力選択切換スイツチに連動して前記第１
   の梯子形抵抗回路網の各段の結合点もしくは前記
   第２の梯子形抵抗回路網の各段の結合点のいずれ
   か一方の結合点を選択し前記電流スイツチに接続
   する出力選択切換スイツチとを具備し、 前記入力選択切換スイツチおよび前記出力選択
   切換スイツチを切換えることにより、前記第１、
   第２の梯子形抵抗回路網のそれぞれの出力端子か
   ら前記第１、第２のデイジタル入力信号のアナロ
   グ変換信号を時分割で得ることを特徴とするデイ
   ジタル・アナログ変換器。 ２ 電流スイツチの各々は、一方のベース電極に
   デイジタル入力信号の各ビツトの信号が印加さ
   れ、共通エミツタ電極が個別の電流源に接続され
   た２個のエミツタ共通トランジスタであり、出力
   選択スイツチの各々は、ベース電極に出力選択信
   号が印加され、共通エミツタ電極が上記電流スイ
   ツチの一方のトランジスタのコレクタ電極に接続
   された複数個のエミツタ共通トランジスタである
   特許請求の範囲第１項記載のデイジタル・アナロ
   グ変換器。 ３ 電流スイツチの各々は、ベース電極にデイジ
   タル入力信号の各ビツトの信号が印加され、エミ
   ツタ電極が個別の電流源に接続された１個のトラ
   ンジスタであり、出力選択切換スイツチの各々
   は、ベース電極に出力選択信号が印加され、共通
   エミツタ電極が上記電流スイツチのトランジスタ
   のエミツタ電極に接続された複数個のエミツタ共
   通トランジスタである特許請求の範囲第１項記載
   のデイジタル・アナログ変換器。