JPH0567921A - 発振回路 - Google Patents
発振回路Info
- Publication number
- JPH0567921A JPH0567921A JP22760591A JP22760591A JPH0567921A JP H0567921 A JPH0567921 A JP H0567921A JP 22760591 A JP22760591 A JP 22760591A JP 22760591 A JP22760591 A JP 22760591A JP H0567921 A JPH0567921 A JP H0567921A
- Authority
- JP
- Japan
- Prior art keywords
- state
- inverter
- circuit
- control signal
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000005669 field effect Effects 0.000 claims description 8
- 239000013078 crystal Substances 0.000 claims description 6
- 230000003321 amplification Effects 0.000 claims description 3
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 3
- 230000010355 oscillation Effects 0.000 description 11
- 238000010586 diagram Methods 0.000 description 10
- 239000003990 capacitor Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Oscillators With Electromechanical Resonators (AREA)
- Piezo-Electric Or Mechanical Vibrators, Or Delay Or Filter Circuits (AREA)
Abstract
(57)【要約】
【目的】１つの回路で２種類以上の安定した発振周波数
を得ることのできる発振回路を提供する。 【構成】制御端子６０への制御信号Ｓ1 により動作状態
が制御されるスリーステートインバータ５０と、インバ
ータ１と、制御信号Ｓ1 によって導通状態が制御される
ＮＭＯＳトランジスタＮF1と、これに直列接続された帰
還抵抗Ｒ2 と、帰還抵抗Ｒ1 とを並列接続する。制御信
号Ｓ1 のレベルを変えることにより、帰還抵抗Ｒ2およ
びスリーステートインバータ５０を入出力端子間に挿入
し、又はこれから切断し、回路定数を変えて発振周波数
を変える。
を得ることのできる発振回路を提供する。 【構成】制御端子６０への制御信号Ｓ1 により動作状態
が制御されるスリーステートインバータ５０と、インバ
ータ１と、制御信号Ｓ1 によって導通状態が制御される
ＮＭＯＳトランジスタＮF1と、これに直列接続された帰
還抵抗Ｒ2 と、帰還抵抗Ｒ1 とを並列接続する。制御信
号Ｓ1 のレベルを変えることにより、帰還抵抗Ｒ2およ
びスリーステートインバータ５０を入出力端子間に挿入
し、又はこれから切断し、回路定数を変えて発振周波数
を変える。
Description
【０００１】
【産業上の利用分野】本発明は発振回路に関し、特に水
晶振動子とＣＭＯＳインバータとを用いた型の発振回路
に関する。
晶振動子とＣＭＯＳインバータとを用いた型の発振回路
に関する。
【０００２】
【従来の技術】この種の従来の発振回路は、図３に示す
ように、帰還増幅用のインバータ１と、その入力と出力
にそれぞれ一端が接続された帰還抵抗Ｒ1 とを有してい
る。そして、インバータ１のトランジスタサイズおよび
帰還抵抗Ｒ1 の回路定数とにより、入力端子２と接地端
子３との間および出力端子４と接地端子３との間に容量
Ｃ1 およびＣ2 が挿入され、入力端子２と出力端子４と
の間に水晶振動子Ｘが付加されている。
ように、帰還増幅用のインバータ１と、その入力と出力
にそれぞれ一端が接続された帰還抵抗Ｒ1 とを有してい
る。そして、インバータ１のトランジスタサイズおよび
帰還抵抗Ｒ1 の回路定数とにより、入力端子２と接地端
子３との間および出力端子４と接地端子３との間に容量
Ｃ1 およびＣ2 が挿入され、入力端子２と出力端子４と
の間に水晶振動子Ｘが付加されている。
【０００３】
【発明が解決しようとする課題】この従来の発振回路で
は、回路定数が固定なので最適な発振周波数が設計・製
造の段階で決まってしまう。分周回路を設け周波数を変
える方法もあるが、例えば、１０ＭＨz から１k Ｈz に
するとしたら２14分周しなければならない。この場合、
分周回路をトグルフリップフロップのバイナリーカウン
タ構成とすると１４ビット分が必要となり、トグルフリ
ップフロップは１４ブロック必要となる。そして、１ブ
ロックあたり２０トランジスタを使用することから、１
４ブロックでは２８０トランジスタが必要となる。この
ように分周に必要なトランジスタの数が多くなると、面
積や消費電力の関係などでトランジスタ数に制限がある
場合には分周回路を設計することが出来なくなってしま
う。
は、回路定数が固定なので最適な発振周波数が設計・製
造の段階で決まってしまう。分周回路を設け周波数を変
える方法もあるが、例えば、１０ＭＨz から１k Ｈz に
するとしたら２14分周しなければならない。この場合、
分周回路をトグルフリップフロップのバイナリーカウン
タ構成とすると１４ビット分が必要となり、トグルフリ
ップフロップは１４ブロック必要となる。そして、１ブ
ロックあたり２０トランジスタを使用することから、１
４ブロックでは２８０トランジスタが必要となる。この
ように分周に必要なトランジスタの数が多くなると、面
積や消費電力の関係などでトランジスタ数に制限がある
場合には分周回路を設計することが出来なくなってしま
う。
【０００４】
【課題を解決するための手段】本発明の発振回路は、入
力端子と出力端子との間に、水晶振動子と帰還増幅用の
インバータと帰還抵抗とが並列に設けられてなる型の発
振回路において、入力端子と出力端子との間に、抵抗と
ＮチャンネルＭＯＳ電界効果型トランジスタとからなる
直列回路と、スリーステートインバータとが並列に接続
された回路が設けられ、前記ＮチャンネルＭＯＳ電界効
果型トランジスタの導通状態と前記スリーステートイン
バータの動作状態とは外部からの制御信号によって制御
され、前記制御信号の一方の状態においては、前記Ｎチ
ャンネルＭＯＳ電界効果型トランジスタが導通状態とな
り、前記スリーステートインバータが出力モードとなる
ように動作し、前記制御信号の他方の状態においては、
前記ＮチャンネルＭＯＳ電界効果型トランジスタが遮断
状態となり、前記スリーステートインバータが高インピ
ーダンス状態となるように動作することを特徴とする。
力端子と出力端子との間に、水晶振動子と帰還増幅用の
インバータと帰還抵抗とが並列に設けられてなる型の発
振回路において、入力端子と出力端子との間に、抵抗と
ＮチャンネルＭＯＳ電界効果型トランジスタとからなる
直列回路と、スリーステートインバータとが並列に接続
された回路が設けられ、前記ＮチャンネルＭＯＳ電界効
果型トランジスタの導通状態と前記スリーステートイン
バータの動作状態とは外部からの制御信号によって制御
され、前記制御信号の一方の状態においては、前記Ｎチ
ャンネルＭＯＳ電界効果型トランジスタが導通状態とな
り、前記スリーステートインバータが出力モードとなる
ように動作し、前記制御信号の他方の状態においては、
前記ＮチャンネルＭＯＳ電界効果型トランジスタが遮断
状態となり、前記スリーステートインバータが高インピ
ーダンス状態となるように動作することを特徴とする。
【０００５】
【実施例】次に本発明の最適な実施例について図面を参
照して説明する。図１（ａ）は、本発明の一実施例の発
振回路のブロック図である。図１（ａ）を参照すると、
この発振回路では、帰還抵抗Ｒ1 およびＲ2 の一端と、
インバータ１およびスリーステートインバータ５０の出
力とが出力端子４に接続されている。そして、帰還抵抗
Ｒ1 の他端と、ＮＭＯＳトランジスタＮF1のドレイン
と、インバータ１およびスリーステートインバータ５０
の入力端とが入力端子２に接続されている。帰還抵抗Ｒ
2 の他端はＮＭＯＳトランジスタＮF1のソースに接続さ
れている。又、スリーステートインバータ５０の制御入
力端とＮＭＯＳトランジスタＮF1のゲートとが制御端子
６０に接続されている。更に、入力端子２と接地端子３
との間および出力端子４と接地端子３との間に容量Ｃ1
およびＣ2が挿入され、入力端子２と出力端子４との間
に水晶振動子Ｘが付加されている。
照して説明する。図１（ａ）は、本発明の一実施例の発
振回路のブロック図である。図１（ａ）を参照すると、
この発振回路では、帰還抵抗Ｒ1 およびＲ2 の一端と、
インバータ１およびスリーステートインバータ５０の出
力とが出力端子４に接続されている。そして、帰還抵抗
Ｒ1 の他端と、ＮＭＯＳトランジスタＮF1のドレイン
と、インバータ１およびスリーステートインバータ５０
の入力端とが入力端子２に接続されている。帰還抵抗Ｒ
2 の他端はＮＭＯＳトランジスタＮF1のソースに接続さ
れている。又、スリーステートインバータ５０の制御入
力端とＮＭＯＳトランジスタＮF1のゲートとが制御端子
６０に接続されている。更に、入力端子２と接地端子３
との間および出力端子４と接地端子３との間に容量Ｃ1
およびＣ2が挿入され、入力端子２と出力端子４との間
に水晶振動子Ｘが付加されている。
【０００６】以下に本実施例の発振回路の動作につい
て、図１（ｂ）を用いて説明する。図１（ｂ）は、図１
（ａ）のブロック図をトランジスタレベルで表わした回
路図である。いま、１（ｂ）において帰還抵抗Ｒ1 およ
びＲ2 の抵抗値を２５０ｋΩとし、インバータ１および
スリーステートインバータ５０のＮＭＯＳトランジスタ
Ｎ1 およびＮ2 のゲート幅を１５０μｍ，ＰＭＯＳトラ
ンジスタＰ1 およびＰ2 のゲート幅を３００μｍとす
る。
て、図１（ｂ）を用いて説明する。図１（ｂ）は、図１
（ａ）のブロック図をトランジスタレベルで表わした回
路図である。いま、１（ｂ）において帰還抵抗Ｒ1 およ
びＲ2 の抵抗値を２５０ｋΩとし、インバータ１および
スリーステートインバータ５０のＮＭＯＳトランジスタ
Ｎ1 およびＮ2 のゲート幅を１５０μｍ，ＰＭＯＳトラ
ンジスタＰ1 およびＰ2 のゲート幅を３００μｍとす
る。
【０００７】ここで、制御端子６０への制御信号Ｓ1 を
“Ｈ”レベルとすると、ＮＭＯＳトランジスタＮF1がオ
ン状態となり帰還抵抗Ｒ2 と入力端子２とが導通する。
一方、スリーステートインバータ５０が出力モードとな
る。この場合、インバータ１とスリーステートインバー
タ５０とは並列接続であるので、２つで１つのインバー
タとしてみた時のＭＯＳトランジスタのゲート幅は、Ｎ
ＭＯＳトランジスタ側では１５０×２＝３００（μ
ｍ），ＰＭＯＳトランジスタ側では３００×２＝６００
（μｍ）となる。同様に、帰還抵抗Ｒ1 とＲ2 とが並列
接続となるので、全体としての帰還抵抗Ｒは、１／Ｒ＝
（１／２５０）＋（１／２５０）より、Ｒ＝１２５ｋΩ
となる。
“Ｈ”レベルとすると、ＮＭＯＳトランジスタＮF1がオ
ン状態となり帰還抵抗Ｒ2 と入力端子２とが導通する。
一方、スリーステートインバータ５０が出力モードとな
る。この場合、インバータ１とスリーステートインバー
タ５０とは並列接続であるので、２つで１つのインバー
タとしてみた時のＭＯＳトランジスタのゲート幅は、Ｎ
ＭＯＳトランジスタ側では１５０×２＝３００（μ
ｍ），ＰＭＯＳトランジスタ側では３００×２＝６００
（μｍ）となる。同様に、帰還抵抗Ｒ1 とＲ2 とが並列
接続となるので、全体としての帰還抵抗Ｒは、１／Ｒ＝
（１／２５０）＋（１／２５０）より、Ｒ＝１２５ｋΩ
となる。
【０００８】逆に、制御信号Ｓ1 を“Ｌ”レベルにする
とＮＭＯＳトランジスタＮF1がオフ状態となり、帰還抵
抗Ｒ2 と入力端子２とが遮断される。一方、スリーステ
ートインバータ５０が高インピーダンスとなる。従って
この場合には、全体として見た時のインバータのＭＯＳ
トランジスタのゲート幅はインバータ１のＭＯＳトラン
シスタの分のみとなるので、ＮＭＯＳトランジスタ側で
は１５０×１＝１５０（μｍ）ＰＭＯＳトランジスタ側
では３００×１＝３００（μｍ）となる。そして、この
時の全体としての帰還抵抗ＲはＲ＝Ｒ1 ＝２５０ｋΩで
ある。
とＮＭＯＳトランジスタＮF1がオフ状態となり、帰還抵
抗Ｒ2 と入力端子２とが遮断される。一方、スリーステ
ートインバータ５０が高インピーダンスとなる。従って
この場合には、全体として見た時のインバータのＭＯＳ
トランジスタのゲート幅はインバータ１のＭＯＳトラン
シスタの分のみとなるので、ＮＭＯＳトランジスタ側で
は１５０×１＝１５０（μｍ）ＰＭＯＳトランジスタ側
では３００×１＝３００（μｍ）となる。そして、この
時の全体としての帰還抵抗ＲはＲ＝Ｒ1 ＝２５０ｋΩで
ある。
【０００９】すなわち、本実施例の発振回路は、制御信
号Ｓ1 が“Ｈ”レベルの時は、帰還抵抗が小さくインバ
ータのゲインが高いので高周波用の発振回路となり、制
御信号Ｓ1 が“Ｌ”レベルの時は、帰還抵抗が大きくイ
ンバータのゲインが低いので低周波用の発振回路とな
る。これにより、２つの発振回路を用意しなくても２種
類の周波数を得ることが出来る。
号Ｓ1 が“Ｈ”レベルの時は、帰還抵抗が小さくインバ
ータのゲインが高いので高周波用の発振回路となり、制
御信号Ｓ1 が“Ｌ”レベルの時は、帰還抵抗が大きくイ
ンバータのゲインが低いので低周波用の発振回路とな
る。これにより、２つの発振回路を用意しなくても２種
類の周波数を得ることが出来る。
【００１０】尚、以上の説明は、２種類の発振周波数が
得られるような発振回路を例にして行ったが、本発明は
これに限られるものではない。例えば、図２に示すよう
に、図１（ａ）に示す回路に、更に帰還抵抗Ｒ3 とＮＭ
ＯＳトランジスタＮF2との直列回路と、これに並列に接
続されたスリーステートインバータ５１とを設け、この
ＮＭＯＳトランジスタＮF2の導通状態とスリーステート
インバータ５１の動作状態とを、制御端子６１に入力さ
れる制御信号Ｓ2 によって制御するようにすれば、３種
類の発振周波数を得ることができる。このことから、同
様の構成によって、特別な回路を設けなくても３種類以
上の発振周波数を安定して得ることができることは明ら
かである。
得られるような発振回路を例にして行ったが、本発明は
これに限られるものではない。例えば、図２に示すよう
に、図１（ａ）に示す回路に、更に帰還抵抗Ｒ3 とＮＭ
ＯＳトランジスタＮF2との直列回路と、これに並列に接
続されたスリーステートインバータ５１とを設け、この
ＮＭＯＳトランジスタＮF2の導通状態とスリーステート
インバータ５１の動作状態とを、制御端子６１に入力さ
れる制御信号Ｓ2 によって制御するようにすれば、３種
類の発振周波数を得ることができる。このことから、同
様の構成によって、特別な回路を設けなくても３種類以
上の発振周波数を安定して得ることができることは明ら
かである。
【００１１】
【発明の効果】以上説明したように、本発明の発振回路
では、水晶発振回路の帰還抵抗とインバータのゲート幅
を制御信号のレベルを変えて切り換えることにより、回
路定数を容易に変更することができる。これにより、本
発明は、１つの回路で、分周回路などの特別の回路を設
けなくても、異なる発振周波数を安定して得ることが出
来るという効果を有する。
では、水晶発振回路の帰還抵抗とインバータのゲート幅
を制御信号のレベルを変えて切り換えることにより、回
路定数を容易に変更することができる。これにより、本
発明は、１つの回路で、分周回路などの特別の回路を設
けなくても、異なる発振周波数を安定して得ることが出
来るという効果を有する。
【図１】分図（ａ）は、本発明の一実施例による発振回
路のブロック図である。分図（ｂ）は、分図（ａ）に示
すブロック図を、トランジスタレベルで表した図であ
る。
路のブロック図である。分図（ｂ）は、分図（ａ）に示
すブロック図を、トランジスタレベルで表した図であ
る。
【図２】本発明の発振回路の他のブロック図である。
【図３】従来の発振回路の一例のブロック図である。
１ インバータ ２ 入力端子 ３ 接地端子 ４ 出力端子 ５０，５１ スリーステートインバータ ６０，６１ 制御端子
Claims (1)
- 【請求項１】 入力端子と出力端子との間に、水晶振動
子と帰還増幅用のインバータと帰還抵抗とが並列に設け
られてなる型の発振回路において、 入力端子と出力端子との間に、抵抗とＮチャンネルＭＯ
Ｓ電界効果型トランジスタとからなる直列回路と、スリ
ーステートインバータとが並列に接続された回路が設け
られ、 前記ＮチャンネルＭＯＳ電界効果型トランジスタの導通
状態と前記スリーステートインバータの動作状態とは外
部からの制御信号によって制御され、 前記制御信号の一方の状態においては、前記Ｎチャンネ
ルＭＯＳ電界効果型トランジスタが導通状態となり、前
記スリーステートインバータが出力モードとなるように
動作し、 前記制御信号の他方の状態においては、前記Ｎチャンネ
ルＭＯＳ電界効果型トランジスタが遮断状態となり、前
記スリーステートインバータが高インピーダンス状態と
なるように動作することを特徴とする発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22760591A JPH0567921A (ja) | 1991-09-09 | 1991-09-09 | 発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22760591A JPH0567921A (ja) | 1991-09-09 | 1991-09-09 | 発振回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0567921A true JPH0567921A (ja) | 1993-03-19 |
Family
ID=16863564
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22760591A Pending JPH0567921A (ja) | 1991-09-09 | 1991-09-09 | 発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0567921A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108988828A (zh) * | 2017-06-02 | 2018-12-11 | 爱思开海力士有限公司 | 振荡器 |
-
1991
- 1991-09-09 JP JP22760591A patent/JPH0567921A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108988828A (zh) * | 2017-06-02 | 2018-12-11 | 爱思开海力士有限公司 | 振荡器 |
| CN108988828B (zh) * | 2017-06-02 | 2021-10-08 | 爱思开海力士有限公司 | 振荡器 |
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