JPH0567949A - フリツプフロツプ回路 - Google Patents
フリツプフロツプ回路Info
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- JPH0567949A JPH0567949A JP3227607A JP22760791A JPH0567949A JP H0567949 A JPH0567949 A JP H0567949A JP 3227607 A JP3227607 A JP 3227607A JP 22760791 A JP22760791 A JP 22760791A JP H0567949 A JPH0567949 A JP H0567949A
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- 238000012360 testing method Methods 0.000 claims abstract description 38
- 238000001514 detection method Methods 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 5
- 238000005070 sampling Methods 0.000 description 3
- 230000000903 blocking effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Abstract
(57)【要約】
【目的】 他の組合わせ回路と縦続接続されて形成され
るシステム回路に対応して、その故障検出率の高いテス
トパターンを容易に作成することのできるフリップフロ
ップ回路を提供する。 【構成】 インバータ５、８および９と、ＰＭＯＳトラ
ンジスタおよびＮＭＯＳトランジスタより成るトランス
ファーゲート６および７とにより形成されるマスターラ
ッチ１と、インバータ１０、１３および１４と、ＰＭＯ
ＳトランジスタおよびＮＭＯＳトランジスタより成るト
ランスファーゲート１１および１２とにより形成される
スレーブラッチ２と、クロック入力端子５２およびテス
ト切替端子５３に対応するＮＡＮＤ回路３および４とを
備えて構成される。
るシステム回路に対応して、その故障検出率の高いテス
トパターンを容易に作成することのできるフリップフロ
ップ回路を提供する。 【構成】 インバータ５、８および９と、ＰＭＯＳトラ
ンジスタおよびＮＭＯＳトランジスタより成るトランス
ファーゲート６および７とにより形成されるマスターラ
ッチ１と、インバータ１０、１３および１４と、ＰＭＯ
ＳトランジスタおよびＮＭＯＳトランジスタより成るト
ランスファーゲート１１および１２とにより形成される
スレーブラッチ２と、クロック入力端子５２およびテス
ト切替端子５３に対応するＮＡＮＤ回路３および４とを
備えて構成される。
Description
【０００１】
【産業上の利用分野】本発明はフリップフロップ回路に
関する。
関する。
【０００２】
【従来の技術】従来のフリップフロップ回路は、図３に
１例が示されるように、インバータ３３、３６および３
７と、ＰＭＯＳトランジスタおよびＮＭＯＳトランジス
タより成るトランスファーゲート３４および３５とによ
り形成されるマスターラッチ２９と、インバータ３８、
４１および４２と、ＰＭＯＳトランジスタおよびＮＭＯ
Ｓトランジスタより成るトランスファーゲート３９およ
び４０とにより形成されるスレーブラッチ３０と、クロ
ック入力端子６０に対応するインバータ３１および３２
とを備えて構成されている。
１例が示されるように、インバータ３３、３６および３
７と、ＰＭＯＳトランジスタおよびＮＭＯＳトランジス
タより成るトランスファーゲート３４および３５とによ
り形成されるマスターラッチ２９と、インバータ３８、
４１および４２と、ＰＭＯＳトランジスタおよびＮＭＯ
Ｓトランジスタより成るトランスファーゲート３９およ
び４０とにより形成されるスレーブラッチ３０と、クロ
ック入力端子６０に対応するインバータ３１および３２
とを備えて構成されている。
【０００３】図３において、データ入力端子５９よりは
データ信号１１５が入力され、クロック入力端子６０よ
りはクロック信号１１６が入力される。クロック信号１
１６の入力に対応して、インバータ３１により反転され
たクロック信号１１７は、トランスファーゲート３４の
ＮＭＯＳトランジスタのゲートに入力され、更にインバ
ータ３２により反転されたクロック信号１１８は、トラ
ンスファーゲート３４のＰＭＯＳトランジスタのゲート
に入力される。従って、トランスファーゲート３４は、
クロック入力端子６０より入力されるクロック信号１１
６が“Ｌ”レベルの時には信号通過状態となり、データ
信号１１５はインバータ３３により反転されてインバー
タ３６に入力され、インバータ３６により更に反転され
て出力される。即ち、データ信号１１５は、クロック信
号１１６が“Ｌ”レベルの時にはマスターラッチ２９に
取込まれて、スレーブラッチ３０に入力される。次い
で、クロック信号１１６が“Ｈ”レベルになると、トラ
ンスファーゲート３４は信号遮断状態となり、代りにト
ランスファーゲート３５が信号通過状態となって、前述
のクロック信号１１６が“Ｌ”レベルの時にマスターラ
ッチ２９に取込まれたデータ信号１１５が、そのままの
レベルで保持される。
データ信号１１５が入力され、クロック入力端子６０よ
りはクロック信号１１６が入力される。クロック信号１
１６の入力に対応して、インバータ３１により反転され
たクロック信号１１７は、トランスファーゲート３４の
ＮＭＯＳトランジスタのゲートに入力され、更にインバ
ータ３２により反転されたクロック信号１１８は、トラ
ンスファーゲート３４のＰＭＯＳトランジスタのゲート
に入力される。従って、トランスファーゲート３４は、
クロック入力端子６０より入力されるクロック信号１１
６が“Ｌ”レベルの時には信号通過状態となり、データ
信号１１５はインバータ３３により反転されてインバー
タ３６に入力され、インバータ３６により更に反転され
て出力される。即ち、データ信号１１５は、クロック信
号１１６が“Ｌ”レベルの時にはマスターラッチ２９に
取込まれて、スレーブラッチ３０に入力される。次い
で、クロック信号１１６が“Ｈ”レベルになると、トラ
ンスファーゲート３４は信号遮断状態となり、代りにト
ランスファーゲート３５が信号通過状態となって、前述
のクロック信号１１６が“Ｌ”レベルの時にマスターラ
ッチ２９に取込まれたデータ信号１１５が、そのままの
レベルで保持される。
【０００４】前段のマスターラッチ２９のインバータ３
６より出力されるデータ信号はスレーブラッチ３０に入
力され、インバータ３８により反転され、トランスファ
ーゲート３９に入力されるが、クロック信号１１６が
“Ｈ”レベルの時には、トランスファーゲート３９が信
号通過状態となり、当該データ信号はインバータ４１を
経由して、データ出力端子６１を介して出力される。次
いで、クロック信号１１６が“Ｌ”レベルになると、ト
ランスファーゲート３９は信号遮断状態となり、代りに
トランスファーゲート４０が信号通過状態となって、前
述のクロック信号１１６が“Ｌ”レベルの時にスレーブ
ラッチ３０に取込まれたデータ信号１１５が、そのまま
のレベルで保持されて、データ出力端子６１を介して出
力される。
６より出力されるデータ信号はスレーブラッチ３０に入
力され、インバータ３８により反転され、トランスファ
ーゲート３９に入力されるが、クロック信号１１６が
“Ｈ”レベルの時には、トランスファーゲート３９が信
号通過状態となり、当該データ信号はインバータ４１を
経由して、データ出力端子６１を介して出力される。次
いで、クロック信号１１６が“Ｌ”レベルになると、ト
ランスファーゲート３９は信号遮断状態となり、代りに
トランスファーゲート４０が信号通過状態となって、前
述のクロック信号１１６が“Ｌ”レベルの時にスレーブ
ラッチ３０に取込まれたデータ信号１１５が、そのまま
のレベルで保持されて、データ出力端子６１を介して出
力される。
【０００５】従って、クロック入力端子６０より入力さ
れるクロック信号１１６が、“Ｌ”レベルから“Ｈ”レ
ベルに変化する時点においては、当該クロック信号のサ
ンプリング作用を介して、その直前のデータ信号の値
が、データ信号１２０としてデータ出力端子６１より出
力される。
れるクロック信号１１６が、“Ｌ”レベルから“Ｈ”レ
ベルに変化する時点においては、当該クロック信号のサ
ンプリング作用を介して、その直前のデータ信号の値
が、データ信号１２０としてデータ出力端子６１より出
力される。
【０００６】
【発明が解決しようとする課題】上述した従来のフリッ
プフロップ回路においては、他の組合わせ回路と縦続接
続する形でシステム回路、例えば論理回路等を形成する
場合に、当該システム回路の故障検出率を高くするため
には、当該フリップフロップ回路が、データ入力信号を
クロック信号によりサンプリングして出力する機能しか
持たないために、前記システム回路を形成する他の組合
わせ回路を動作させる度ごとに、当該フリップフロップ
回路にクロック信号を入力しなければならず、このフリ
ップフロップ回路の後段に接続される組合わせ回路を動
作させるためには、この組合わせ回路およびフリップフ
ロップ回路自体に対応するクロック信号を動作させる必
要がある。従って、システム回路を形成する前記組合わ
せ回路を試験するためのテストパターンとしては、その
作成時間に膨大な時間を要することになり、また、当該
テストパターン長も膨大な長さになるという欠点があ
る。
プフロップ回路においては、他の組合わせ回路と縦続接
続する形でシステム回路、例えば論理回路等を形成する
場合に、当該システム回路の故障検出率を高くするため
には、当該フリップフロップ回路が、データ入力信号を
クロック信号によりサンプリングして出力する機能しか
持たないために、前記システム回路を形成する他の組合
わせ回路を動作させる度ごとに、当該フリップフロップ
回路にクロック信号を入力しなければならず、このフリ
ップフロップ回路の後段に接続される組合わせ回路を動
作させるためには、この組合わせ回路およびフリップフ
ロップ回路自体に対応するクロック信号を動作させる必
要がある。従って、システム回路を形成する前記組合わ
せ回路を試験するためのテストパターンとしては、その
作成時間に膨大な時間を要することになり、また、当該
テストパターン長も膨大な長さになるという欠点があ
る。
【０００７】
【課題を解決するための手段】本発明のフリップフロッ
プ回路は、データ入力信号に対応するマスターラッチと
スレーブラッチとを含み、他の組合わせ回路と縦続接続
されて所定のシステム回路を形成するフリップフロップ
回路において、前記フリップフロップ回路の内の、少な
くとも一つのフリップフロップ回路に、クロック信号に
依存することなく、所定のテスト切替信号を介して、直
接的に前記データ入力信号に対応するデータ出力信号を
出力するテスト切替手段を備えて構成される。
プ回路は、データ入力信号に対応するマスターラッチと
スレーブラッチとを含み、他の組合わせ回路と縦続接続
されて所定のシステム回路を形成するフリップフロップ
回路において、前記フリップフロップ回路の内の、少な
くとも一つのフリップフロップ回路に、クロック信号に
依存することなく、所定のテスト切替信号を介して、直
接的に前記データ入力信号に対応するデータ出力信号を
出力するテスト切替手段を備えて構成される。
【０００８】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００９】図１は本発明の第１の実施例を示すブロッ
ク図である。図１に示されるように、本実施例は、イン
バータ５、８および９と、ＰＭＯＳトランジスタおよび
ＮＭＯＳトランジスタより成るトランスファーゲート６
および７とにより形成されるマスターラッチ１と、イン
バータ１０、１３および１４と、ＰＭＯＳトランジスタ
およびＮＭＯＳトランジスタより成るトランスファーゲ
ート１１および１２とにより形成されるスレーブラッチ
２と、クロック入力端子５２およびテスト切替端子５３
に対応するＮＡＮＤ回路３および４とを備えて構成され
る。
ク図である。図１に示されるように、本実施例は、イン
バータ５、８および９と、ＰＭＯＳトランジスタおよび
ＮＭＯＳトランジスタより成るトランスファーゲート６
および７とにより形成されるマスターラッチ１と、イン
バータ１０、１３および１４と、ＰＭＯＳトランジスタ
およびＮＭＯＳトランジスタより成るトランスファーゲ
ート１１および１２とにより形成されるスレーブラッチ
２と、クロック入力端子５２およびテスト切替端子５３
に対応するＮＡＮＤ回路３および４とを備えて構成され
る。
【００１０】図１において、データ入力端子５１よりは
データ信号１０１が入力され、クロック入力端子５２お
よびテスト切替端子５３よりは、それぞれクロック信号
１０２およびテスト切替信号１０３が入力される。クロ
ック信号１０２およびテスト切替信号１０３の入力に対
応して、ＮＡＮＤ回路１７および１９からは、それぞれ
対応するトランスファーゲートに対する制御信号とし
て、信号１０４および１０５が出力される。この場合、
ＮＡＮＤ回路３および４の機能は、共にインバータと同
一機能を有しており、従って、テスト切替信号１０３が
“Ｈ”レベルの場合においては、本実施例の動作は、前
述の従来例の場合と同様の動作となり、通常のフリップ
フロップ回路として動作する。
データ信号１０１が入力され、クロック入力端子５２お
よびテスト切替端子５３よりは、それぞれクロック信号
１０２およびテスト切替信号１０３が入力される。クロ
ック信号１０２およびテスト切替信号１０３の入力に対
応して、ＮＡＮＤ回路１７および１９からは、それぞれ
対応するトランスファーゲートに対する制御信号とし
て、信号１０４および１０５が出力される。この場合、
ＮＡＮＤ回路３および４の機能は、共にインバータと同
一機能を有しており、従って、テスト切替信号１０３が
“Ｈ”レベルの場合においては、本実施例の動作は、前
述の従来例の場合と同様の動作となり、通常のフリップ
フロップ回路として動作する。
【００１１】従って、テスト切替信号１０３を“Ｈ”レ
ベルとして、クロック信号１０２が“Ｌ”レベルの時に
は、ＮＡＮＤ回路３から出力される信号１０４は“Ｈ”
レベル、ＮＡＮＤ回路４から出力される信号１０５は
“Ｌ”レベルの信号として出力され、それぞれトランス
ファーゲート６、７、１１および１２の対応するゲート
に入力される。この場合においてはトランスファーゲー
ト６および１２は信号通過状態となり、トランスファー
ゲート７および１１は信号遮断状態となる。従って、デ
ータ信号１０１はインバータ５により反転されてインバ
ータ８に入力され、インバータ８により更に反転されて
マスターラッチ１より出力される。即ち、データ信号１
０１は、クロック信号１０２が“Ｌ”レベル、テスト切
替信号１０３が“Ｈ”レベルの時には、マスターラッチ
１に取込まれて、スレーブラッチ２に入力される。
ベルとして、クロック信号１０２が“Ｌ”レベルの時に
は、ＮＡＮＤ回路３から出力される信号１０４は“Ｈ”
レベル、ＮＡＮＤ回路４から出力される信号１０５は
“Ｌ”レベルの信号として出力され、それぞれトランス
ファーゲート６、７、１１および１２の対応するゲート
に入力される。この場合においてはトランスファーゲー
ト６および１２は信号通過状態となり、トランスファー
ゲート７および１１は信号遮断状態となる。従って、デ
ータ信号１０１はインバータ５により反転されてインバ
ータ８に入力され、インバータ８により更に反転されて
マスターラッチ１より出力される。即ち、データ信号１
０１は、クロック信号１０２が“Ｌ”レベル、テスト切
替信号１０３が“Ｈ”レベルの時には、マスターラッチ
１に取込まれて、スレーブラッチ２に入力される。
【００１２】次いで、テスト切替信号１０３を“Ｈ”レ
ベルのままとして、クロック信号１０２が“Ｈ”レベル
に転移すると、信号１０４は“Ｌ”レベル、信号１０５
は“Ｈ”レベルの信号として出力され、それぞれトラン
スファーゲート６、７、１１および１２の対応するゲー
トに入力される。この場合にはトランスファーゲート６
および１２は信号遮断状態となり、トランスファーゲー
ト７および１１は信号通過状態となる。従って、前述の
クロック信号１０２が“Ｌ”レベルの時にマスターラッ
チ１に取込まれたデータ信号１０１は、そのままのレベ
ルで保持されており、スレーブラッチ３０に入力され、
インバータ１０により反転されて、トランスファーゲー
ト１１およびインバータ１３を経由して、データ信号１
０６としてデータ出力端子５４を介して出力される。従
って、クロック入力端子５２より入力されるクロック信
号１０２が、“Ｌ”レベルから“Ｈ”レベルに変化する
時点においては、その直前のデータ信号１０１の値が、
データ出力端子５４より出力される。
ベルのままとして、クロック信号１０２が“Ｈ”レベル
に転移すると、信号１０４は“Ｌ”レベル、信号１０５
は“Ｈ”レベルの信号として出力され、それぞれトラン
スファーゲート６、７、１１および１２の対応するゲー
トに入力される。この場合にはトランスファーゲート６
および１２は信号遮断状態となり、トランスファーゲー
ト７および１１は信号通過状態となる。従って、前述の
クロック信号１０２が“Ｌ”レベルの時にマスターラッ
チ１に取込まれたデータ信号１０１は、そのままのレベ
ルで保持されており、スレーブラッチ３０に入力され、
インバータ１０により反転されて、トランスファーゲー
ト１１およびインバータ１３を経由して、データ信号１
０６としてデータ出力端子５４を介して出力される。従
って、クロック入力端子５２より入力されるクロック信
号１０２が、“Ｌ”レベルから“Ｈ”レベルに変化する
時点においては、その直前のデータ信号１０１の値が、
データ出力端子５４より出力される。
【００１３】そして、テスト切替信号１０３が“Ｌ”レ
ベルの場合には、クロック信号１０２のレベルの如何に
関せず信号１０４および１０５は、共に“Ｈ”レベルと
なり、スレーブラッチ２よりデータ出力端子５４を介し
て出力されるデータ信号１０６は、データ入力端子５１
から入力されるデータ信号１０１と同一値のデータ信号
として出力される。即ち、本実施例においては、テスト
切替信号１０３のレベルを“Ｌ”レベルとすることによ
り、クロック信号１０２のレベルの如何に関係なく、デ
ータ入力端子５１より入力されるデータ信号１０１は、
そのまま、データ信号１０６としてデータ出力端子５４
より出力される。
ベルの場合には、クロック信号１０２のレベルの如何に
関せず信号１０４および１０５は、共に“Ｈ”レベルと
なり、スレーブラッチ２よりデータ出力端子５４を介し
て出力されるデータ信号１０６は、データ入力端子５１
から入力されるデータ信号１０１と同一値のデータ信号
として出力される。即ち、本実施例においては、テスト
切替信号１０３のレベルを“Ｌ”レベルとすることによ
り、クロック信号１０２のレベルの如何に関係なく、デ
ータ入力端子５１より入力されるデータ信号１０１は、
そのまま、データ信号１０６としてデータ出力端子５４
より出力される。
【００１４】次に、本発明の第２の実施例について説明
する。図２は本発明の第２の実施例を示すブロック図で
ある。図２に示されるように、本実施例は、ＡＮＤ回路
２０および２２と、インバータ２１と、ＮＯＲ回路２３
および２４とにより形成されるマスターラッチ１５と、
ＯＲ回路２５および２６と、ＮＡＮＤ回路２７および２
８とにより形成されるスレーブラッチ１６と、クロック
入力端子５６およびテスト切替端子５７に対応するＮＡ
ＮＤ回路１７、インバータ１８およびＮＯＲ回路１９と
を備えて構成される。
する。図２は本発明の第２の実施例を示すブロック図で
ある。図２に示されるように、本実施例は、ＡＮＤ回路
２０および２２と、インバータ２１と、ＮＯＲ回路２３
および２４とにより形成されるマスターラッチ１５と、
ＯＲ回路２５および２６と、ＮＡＮＤ回路２７および２
８とにより形成されるスレーブラッチ１６と、クロック
入力端子５６およびテスト切替端子５７に対応するＮＡ
ＮＤ回路１７、インバータ１８およびＮＯＲ回路１９と
を備えて構成される。
【００１５】図２において、データ入力端子５５よりは
データ信号１０７が入力され、クロック入力端子５６お
よびテスト切替端子５７よりは、それぞれクロック信号
１０８およびテスト切替信号１０９が入力される。クロ
ック信号１０８およびテスト切替信号１０９の入力に対
応して、ＮＡＮＤ回路１７およびＮＯＲ回路１９から
は、それぞれ対応するトランスファーゲートに対する制
御信号として、信号１１０および１１１が出力される。
テスト切替信号１０９を“Ｈ”レベルとして、クロック
信号１０８が“Ｌ”レベルの時には、ＮＡＮＤ回路１７
から出力される信号１１０およびＮＯＲ回路１９から出
力される信号１１１は、共に“Ｈ”レベルの信号として
出力され、それぞれＡＮＤ回路２０および２２と、ＯＲ
回路２５および２６に入力される。この場合において
は、データ端子５５から入力されるデータ信号１０７
は、ＡＮＤ回路２０および２２、インバータ２１、ＮＯ
Ｒ回路２３および２４を介して、ＮＯＲ回路２３および
２４よりは、それぞれ反転されたデータ信号１１２およ
びデータ信号１１３として出力され、スレーブラッチ１
６に含まれるＯＲ回路２５および２６に、それぞれ入力
される。
データ信号１０７が入力され、クロック入力端子５６お
よびテスト切替端子５７よりは、それぞれクロック信号
１０８およびテスト切替信号１０９が入力される。クロ
ック信号１０８およびテスト切替信号１０９の入力に対
応して、ＮＡＮＤ回路１７およびＮＯＲ回路１９から
は、それぞれ対応するトランスファーゲートに対する制
御信号として、信号１１０および１１１が出力される。
テスト切替信号１０９を“Ｈ”レベルとして、クロック
信号１０８が“Ｌ”レベルの時には、ＮＡＮＤ回路１７
から出力される信号１１０およびＮＯＲ回路１９から出
力される信号１１１は、共に“Ｈ”レベルの信号として
出力され、それぞれＡＮＤ回路２０および２２と、ＯＲ
回路２５および２６に入力される。この場合において
は、データ端子５５から入力されるデータ信号１０７
は、ＡＮＤ回路２０および２２、インバータ２１、ＮＯ
Ｒ回路２３および２４を介して、ＮＯＲ回路２３および
２４よりは、それぞれ反転されたデータ信号１１２およ
びデータ信号１１３として出力され、スレーブラッチ１
６に含まれるＯＲ回路２５および２６に、それぞれ入力
される。
【００１６】なお、この場合、ＮＯＲ回路１９より出力
される信号１１１が“Ｈ”レベルであるために、スレー
ブラッチ１６においては、上記のデータ信号１１２およ
び１１３の入力に対応して、ＮＡＮＤ回路２７よりはデ
ータ信号が出力されることがなく、当該データ信号は、
そのままのレベルで保持されている。次いで、テスト切
替信号１０９のレベルを“Ｈ”レベルのままとして、ク
ロック信号１０８のレベルが“Ｈ”レベルに転移する
と、ＮＡＮＤ回路１７およびＮＯＲ回路１９より出力さ
れる信号１１０および１１１は、共に“Ｌ”レベルとな
り、データ信号１０７はマスターラッチ１５に取込まれ
ることなく、前述のレベル保持されていたデータ信号
が、スレーブラッチ１６を介してＮＡＮＤ回路２７より
出力され、データ信号１１４として、データ出力端子５
８を介して出力される。従って、クロック入力端子５６
より入力されるクロック信号１０８が、“Ｌ”レベルか
ら“Ｈ”レベルに変化する時点においては、その直前の
データ信号１０７の値が、データ出力端子５８より出力
される。
される信号１１１が“Ｈ”レベルであるために、スレー
ブラッチ１６においては、上記のデータ信号１１２およ
び１１３の入力に対応して、ＮＡＮＤ回路２７よりはデ
ータ信号が出力されることがなく、当該データ信号は、
そのままのレベルで保持されている。次いで、テスト切
替信号１０９のレベルを“Ｈ”レベルのままとして、ク
ロック信号１０８のレベルが“Ｈ”レベルに転移する
と、ＮＡＮＤ回路１７およびＮＯＲ回路１９より出力さ
れる信号１１０および１１１は、共に“Ｌ”レベルとな
り、データ信号１０７はマスターラッチ１５に取込まれ
ることなく、前述のレベル保持されていたデータ信号
が、スレーブラッチ１６を介してＮＡＮＤ回路２７より
出力され、データ信号１１４として、データ出力端子５
８を介して出力される。従って、クロック入力端子５６
より入力されるクロック信号１０８が、“Ｌ”レベルか
ら“Ｈ”レベルに変化する時点においては、その直前の
データ信号１０７の値が、データ出力端子５８より出力
される。
【００１７】そして、テスト切替信号１０９が“Ｌ”レ
ベルの場合には、クロック信号１０８のレベルの如何に
関せず信号１１０は“Ｈ”レベル、信号１１１は“Ｌ”
レベルとなり、スレーブラッチ１６よりデータ出力端子
５８を介して出力されるデータ信号１１４は、データ入
力端子５５から入力されるデータ信号１０７と同一値の
データ信号として出力される。即ち、本実施例において
は、テスト切替信号１０９のレベルを“Ｌ”レベルとす
ることにより、クロック信号１０８のレベルの如何に関
係なく、データ入力端子５５より入力されるデータ信号
１０７は、そのまま、データ信号１１４としてデータ出
力端子５８より出力される。
ベルの場合には、クロック信号１０８のレベルの如何に
関せず信号１１０は“Ｈ”レベル、信号１１１は“Ｌ”
レベルとなり、スレーブラッチ１６よりデータ出力端子
５８を介して出力されるデータ信号１１４は、データ入
力端子５５から入力されるデータ信号１０７と同一値の
データ信号として出力される。即ち、本実施例において
は、テスト切替信号１０９のレベルを“Ｌ”レベルとす
ることにより、クロック信号１０８のレベルの如何に関
係なく、データ入力端子５５より入力されるデータ信号
１０７は、そのまま、データ信号１１４としてデータ出
力端子５８より出力される。
【００１８】上述した第１および第２の実施例のフリッ
プフロップ回路を、他の組合わせ回路と縦続接続してシ
ステム回路を形成する場合には、当該フリップフロップ
回路のテスト切替端子より“Ｌ”レベルのテスト切替信
号を入力してやることにより、当該フリップフロップ回
路の機能としては、入力されるデータ信号が、クロック
信号のサンプリング作用を介入させることなく、そのま
まデータ出力端子より出力されるように作用するため、
例えば、前記システム回路の故障検出率を高くする場
合、他の組合わせ回路を動作させる度ごとにフリップフ
ロップ回路にクロック信号を入力する必要が皆無とな
り、従って、システム回路全体の動作についてもクロッ
ク信号の介入が不要となるため、システム回路を形成す
る前記組合わせ回路を試験するためのテストパターンの
作成時間が著しく短縮され、また、当該テストパターン
長も短くすることが可能となる。
プフロップ回路を、他の組合わせ回路と縦続接続してシ
ステム回路を形成する場合には、当該フリップフロップ
回路のテスト切替端子より“Ｌ”レベルのテスト切替信
号を入力してやることにより、当該フリップフロップ回
路の機能としては、入力されるデータ信号が、クロック
信号のサンプリング作用を介入させることなく、そのま
まデータ出力端子より出力されるように作用するため、
例えば、前記システム回路の故障検出率を高くする場
合、他の組合わせ回路を動作させる度ごとにフリップフ
ロップ回路にクロック信号を入力する必要が皆無とな
り、従って、システム回路全体の動作についてもクロッ
ク信号の介入が不要となるため、システム回路を形成す
る前記組合わせ回路を試験するためのテストパターンの
作成時間が著しく短縮され、また、当該テストパターン
長も短くすることが可能となる。
【００１９】
【発明の効果】以上説明したように、本発明は、他の組
合わせ回路と縦続接続されて形成されるシステム回路の
故障検出率を高くすることが容易となり、且つそのため
のテストパターン作成時間を短縮させ、また、そのテス
トパターン長を短くすることができるという効果があ
る。
合わせ回路と縦続接続されて形成されるシステム回路の
故障検出率を高くすることが容易となり、且つそのため
のテストパターン作成時間を短縮させ、また、そのテス
トパターン長を短くすることができるという効果があ
る。
【図１】本発明の第１の実施例を示すブロック図であ
る。
る。
【図２】本発明の第２の実施例を示すブロック図であ
る。
る。
【図３】従来例を示すブロック図である。
１、１５、２９ マスターラッチ ２、１６、３０ スレーブラッチ ３、４、１７、２７、２８ ＮＡＮＤ回路 ５、８、９、１０、１３、１４、１８、２１、３１〜３
３、３６〜３８、４１、４２ インバータ ６、７、１１、１２、３４、３５、３９、４０ トラ
ンスファーゲート １９、２３、２４ ＮＯＲ回路 ２０、２２ ＡＮＤ回路 ２５、２６ ＯＲ回路
３、３６〜３８、４１、４２ インバータ ６、７、１１、１２、３４、３５、３９、４０ トラ
ンスファーゲート １９、２３、２４ ＮＯＲ回路 ２０、２２ ＡＮＤ回路 ２５、２６ ＯＲ回路
Claims (1)
- 【請求項１】 データ入力信号に対応するマスターラッ
チとスレーブラッチとを含み、他の組合わせ回路と縦続
接続されて所定のシステム回路を形成するフリップフロ
ップ回路において、前記フリップフロップ回路の内の、
少なくとも一つのフリップフロップ回路に、 クロック信号に依存することなく、所定のテスト切替信
号を介して、直接的に前記データ入力信号に対応するデ
ータ出力信号を出力するテスト切替手段を備えることを
特徴とするフリップフロップ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3227607A JPH0567949A (ja) | 1991-09-09 | 1991-09-09 | フリツプフロツプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3227607A JPH0567949A (ja) | 1991-09-09 | 1991-09-09 | フリツプフロツプ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0567949A true JPH0567949A (ja) | 1993-03-19 |
Family
ID=16863598
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3227607A Pending JPH0567949A (ja) | 1991-09-09 | 1991-09-09 | フリツプフロツプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0567949A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5719513A (en) * | 1994-07-05 | 1998-02-17 | Matsushita Electric Industrial Co., Ltd. | Latch circuit for amplifying an analog signal and converting an analog signal into a digital signal |
| JP2010183541A (ja) * | 2009-02-09 | 2010-08-19 | Nec Corp | フリップフロップ回路 |
| JP2016031945A (ja) * | 2014-07-25 | 2016-03-07 | 旭化成株式会社 | フレキシブル回路デバイス |
-
1991
- 1991-09-09 JP JP3227607A patent/JPH0567949A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5719513A (en) * | 1994-07-05 | 1998-02-17 | Matsushita Electric Industrial Co., Ltd. | Latch circuit for amplifying an analog signal and converting an analog signal into a digital signal |
| JP2010183541A (ja) * | 2009-02-09 | 2010-08-19 | Nec Corp | フリップフロップ回路 |
| JP2016031945A (ja) * | 2014-07-25 | 2016-03-07 | 旭化成株式会社 | フレキシブル回路デバイス |
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