JPH0567968B2 - - Google Patents
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- JPH0567968B2 JPH0567968B2 JP63046723A JP4672388A JPH0567968B2 JP H0567968 B2 JPH0567968 B2 JP H0567968B2 JP 63046723 A JP63046723 A JP 63046723A JP 4672388 A JP4672388 A JP 4672388A JP H0567968 B2 JPH0567968 B2 JP H0567968B2
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- Japan
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- bus
- sending
- circuit
- signal
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、バス構成の通信装置に係り、特
に、アドレス信号に基いて生成される送出指示制
御信号の有意期間に送出信号をデータバス上に送
出するバス送出回路に関するものである。
に、アドレス信号に基いて生成される送出指示制
御信号の有意期間に送出信号をデータバス上に送
出するバス送出回路に関するものである。
〔従来の技術〕
第４図は、例えば、「インターフエース回路の
設計」猪飼国夫著（CQ出版株式会社昭和58年12
月20日発行、第37頁）に記載されたこの種の従来
のバス送出回路を、より理解し易いように変形し
て示した図である。同図において１ａ〜１ｄは上
記バス送出回路を有するバス送出回路基板、２は
各バス送出回路に共通接続されたデータバス、３
はこのデータバスを“Ｈ”レベルにするプルアツ
プ抵抗、４は各バス送出回路に共通接続されたア
ドレスバス、５はこのアドレスバスを“Ｈ”レベ
ルにするプルアツプ抵抗、６は内部に固有のカー
ドアドレスが設定され、アドレスバス４上を伝送
されるパラレルなアドレス信号ADRSとカードア
ドレスとが一致したときアドレス一致信号AEを
出力するアドレス一致検出回路、７はアドレス一
致信号AEを入力して“Ｌ”レベルを有意とする
送出指示制御C0を出力するゲート、８はアウト
プツトイネーブル端子を有し、これに送出指
示制御信号C0を加えることにより、その有意期
間のみデータSD0を反転させて送出信号SDとし
てデータバス２上に送出する３ステートのバスド
ライバゲートである。
設計」猪飼国夫著（CQ出版株式会社昭和58年12
月20日発行、第37頁）に記載されたこの種の従来
のバス送出回路を、より理解し易いように変形し
て示した図である。同図において１ａ〜１ｄは上
記バス送出回路を有するバス送出回路基板、２は
各バス送出回路に共通接続されたデータバス、３
はこのデータバスを“Ｈ”レベルにするプルアツ
プ抵抗、４は各バス送出回路に共通接続されたア
ドレスバス、５はこのアドレスバスを“Ｈ”レベ
ルにするプルアツプ抵抗、６は内部に固有のカー
ドアドレスが設定され、アドレスバス４上を伝送
されるパラレルなアドレス信号ADRSとカードア
ドレスとが一致したときアドレス一致信号AEを
出力するアドレス一致検出回路、７はアドレス一
致信号AEを入力して“Ｌ”レベルを有意とする
送出指示制御C0を出力するゲート、８はアウト
プツトイネーブル端子を有し、これに送出指
示制御信号C0を加えることにより、その有意期
間のみデータSD0を反転させて送出信号SDとし
てデータバス２上に送出する３ステートのバスド
ライバゲートである。
次に、動作について第５図をも参照して説明す
る。バス送出回路基板１ａのカードアドレスが、
例えば、「１」に設定されているとし、アドレス
バス４を介して伝送されてくる、例えば、２ビツ
トのアドレス信号ADRS（下位ビツトがADRSa、
上位ビツトがADRSb）も「１」であつたとす
る。バス送出回路基板１ａのアドレス一致回路６
が“Ｈ”レベルのアドレス一致信号AEを送出す
る。このアドレス一致信号AEはゲート７で反転
せしめられ送出指示制御信号C0としてバスドラ
イバゲート８のアウトプツトイネーブル端子
に加えられる。この結果、送出指示制御信号C0
が有意の“Ｌ”レベルである期間、出力データ
SD0がバスドライバゲート８で反転され、送出信
号SDとしてデータバス２に送出される。
る。バス送出回路基板１ａのカードアドレスが、
例えば、「１」に設定されているとし、アドレス
バス４を介して伝送されてくる、例えば、２ビツ
トのアドレス信号ADRS（下位ビツトがADRSa、
上位ビツトがADRSb）も「１」であつたとす
る。バス送出回路基板１ａのアドレス一致回路６
が“Ｈ”レベルのアドレス一致信号AEを送出す
る。このアドレス一致信号AEはゲート７で反転
せしめられ送出指示制御信号C0としてバスドラ
イバゲート８のアウトプツトイネーブル端子
に加えられる。この結果、送出指示制御信号C0
が有意の“Ｌ”レベルである期間、出力データ
SD0がバスドライバゲート８で反転され、送出信
号SDとしてデータバス２に送出される。
上記のように構成された従来のバス送出回路に
おいては、データバス２を介して送出回路SDを
受信する他の回路が、信号の識別誤りを起こすこ
とがある。このことを第６図を用いて説明する。
送出指示制御信号C0が有意の“Ｌ”レベルで、
バスドライバゲート８のイネーブル期間tEで送出
信号SDが送出され、このイネーブル期間tEの終
了時点でバスドライバゲート８の出力はハイイン
ピーダンス状態となる。一般に、データバス２に
接続される全バスドライバゲートがハイインピー
ダンス状態のときに、データバス２のレベルを確
定し、インピーダンスを下げるためにプルアツプ
抵抗３でプルアツプしてこのデータバス２を安定
した“Ｈ”レベルに維持している。
おいては、データバス２を介して送出回路SDを
受信する他の回路が、信号の識別誤りを起こすこ
とがある。このことを第６図を用いて説明する。
送出指示制御信号C0が有意の“Ｌ”レベルで、
バスドライバゲート８のイネーブル期間tEで送出
信号SDが送出され、このイネーブル期間tEの終
了時点でバスドライバゲート８の出力はハイイン
ピーダンス状態となる。一般に、データバス２に
接続される全バスドライバゲートがハイインピー
ダンス状態のときに、データバス２のレベルを確
定し、インピーダンスを下げるためにプルアツプ
抵抗３でプルアツプしてこのデータバス２を安定
した“Ｈ”レベルに維持している。
しかしながら、第６図に示した送出信号SDの
ように、これが“Ｌ”レベルである期間に、送出
指示制御信号C0のイネーブル期間tEが終了してし
まうと、プルアツプ抵抗３、バス送出基板回路１
ａ〜１ｄの浮遊容量等によつて決まる時定数を持
つてそのレベルは徐々に増大する。一方、データ
バス２上の送出信号SDを受信する側では、送出
信号SDを処理するか否かの閾値VTHを有してお
り、データバス２のレベルが閾値VTHに立上がる
まで電圧上昇時間tTHを要したとすれば、この分
だけ送出信号SDの処理時間が延長される。
ように、これが“Ｌ”レベルである期間に、送出
指示制御信号C0のイネーブル期間tEが終了してし
まうと、プルアツプ抵抗３、バス送出基板回路１
ａ〜１ｄの浮遊容量等によつて決まる時定数を持
つてそのレベルは徐々に増大する。一方、データ
バス２上の送出信号SDを受信する側では、送出
信号SDを処理するか否かの閾値VTHを有してお
り、データバス２のレベルが閾値VTHに立上がる
まで電圧上昇時間tTHを要したとすれば、この分
だけ送出信号SDの処理時間が延長される。
しかして、送出信号SDを受信する受信回路が、
データバス２のレベル“Ｌ”を条件にデータを処
理する回路構成をとる場合には、無意信号を有意
信号として識別誤りを起こしてしまうというよう
な問題点があつた。
データバス２のレベル“Ｌ”を条件にデータを処
理する回路構成をとる場合には、無意信号を有意
信号として識別誤りを起こしてしまうというよう
な問題点があつた。
なお、電圧上昇時間tTHを短縮するべくプルア
ツプ抵抗３の抵抗値を下げることは、消費電力の
増大を招き現実的ではなかつた。
ツプ抵抗３の抵抗値を下げることは、消費電力の
増大を招き現実的ではなかつた。
この発明上記の問題点を解決するためになされ
たもので、データバス上の送出信号を受信する受
信回路が、無意信号を有意信号として識別誤りす
る事態を未然に防止することのできるバス送出回
路を得ることを目的とする。
たもので、データバス上の送出信号を受信する受
信回路が、無意信号を有意信号として識別誤りす
る事態を未然に防止することのできるバス送出回
路を得ることを目的とする。
この発明に係るバス送出回路は、送出指示制御
信号と前記送出信号データの負論理和をとると共
に負論理和出力を反転し、送出指示制御信号の有
意期間のみ送出データを有効とし、これ以外の期
間はデータバスがプルアツプされているか、プル
ダウンされているかに応じて論理レベルの“Ｈ”
または“Ｌ”となる送出データを発生する第１の
ゲート回路と、この第１のゲート回路の伝搬遅延
時間より所定値だけ長い時間、送出指示制御信号
を遅延させる遅延回路と、この遅延回路から出力
される信号の有意期間、第１のゲート回路から出
力される送出データをデータバス上に出力する第
２のゲート回路とを備えたものである。
信号と前記送出信号データの負論理和をとると共
に負論理和出力を反転し、送出指示制御信号の有
意期間のみ送出データを有効とし、これ以外の期
間はデータバスがプルアツプされているか、プル
ダウンされているかに応じて論理レベルの“Ｈ”
または“Ｌ”となる送出データを発生する第１の
ゲート回路と、この第１のゲート回路の伝搬遅延
時間より所定値だけ長い時間、送出指示制御信号
を遅延させる遅延回路と、この遅延回路から出力
される信号の有意期間、第１のゲート回路から出
力される送出データをデータバス上に出力する第
２のゲート回路とを備えたものである。
この発明においては、送出指示制御信号の有意
期間のみ送出データを有効としてこれ以外の期間
はデータバスがプルアツプされているか、プルダ
ウンされているかに応じた論理レベルの送出デー
タを発生させる一方、遅延回路によつて遅延され
た送出指示制御信号の有意期間にこの送出データ
をデータバスに送出するので、有効とされた送出
データを送出し終つた後の所定時間だけプルアツ
プされたデータバスには“Ｈ”レベルの信号が、
プルダウンされたデータバスには“Ｌ”レベルの
信号がそれぞれ加えられるのでデータバスのレベ
ルを早期に確定することができ、これによつてデ
ータを受信する受信回路の識別誤りを防止するこ
とができる。
期間のみ送出データを有効としてこれ以外の期間
はデータバスがプルアツプされているか、プルダ
ウンされているかに応じた論理レベルの送出デー
タを発生させる一方、遅延回路によつて遅延され
た送出指示制御信号の有意期間にこの送出データ
をデータバスに送出するので、有効とされた送出
データを送出し終つた後の所定時間だけプルアツ
プされたデータバスには“Ｈ”レベルの信号が、
プルダウンされたデータバスには“Ｌ”レベルの
信号がそれぞれ加えられるのでデータバスのレベ
ルを早期に確定することができ、これによつてデ
ータを受信する受信回路の識別誤りを防止するこ
とができる。
以下、この発明の一実施例を図について説明す
る。第１図において、従来のバス送出回路を示し
た第４図と同一の符号を付したものはそれぞれ同
一の要素を示す。そして、これら以外の１０ａ，
１０ｂは上記バス送出回路基板１ａ，１ｂに対応
するバス送出回路基板、１１はゲート７とバスド
ライバゲート８のアウトプツトイネーブル端子
OEとの間に設けられ、ゲート７の出力、すなわ
ち、送出指示制御信号C0を所定の時間tosだけ遅
延させて送出指示制御信号C1を出力する遅延回
路、１２は送出データSD0のレベルを反転させる
ゲート、１３はゲート１２の反転データ0を一
方入力、ゲート７の送出指示制御信号C0を他方
入力とし、両者の負論理和をとり、ゲート８に加
えるNORゲートである。
る。第１図において、従来のバス送出回路を示し
た第４図と同一の符号を付したものはそれぞれ同
一の要素を示す。そして、これら以外の１０ａ，
１０ｂは上記バス送出回路基板１ａ，１ｂに対応
するバス送出回路基板、１１はゲート７とバスド
ライバゲート８のアウトプツトイネーブル端子
OEとの間に設けられ、ゲート７の出力、すなわ
ち、送出指示制御信号C0を所定の時間tosだけ遅
延させて送出指示制御信号C1を出力する遅延回
路、１２は送出データSD0のレベルを反転させる
ゲート、１３はゲート１２の反転データ0を一
方入力、ゲート７の送出指示制御信号C0を他方
入力とし、両者の負論理和をとり、ゲート８に加
えるNORゲートである。
上記のように構成された本実施例の動作を以下
に説明する。
に説明する。
先ず、アドレスバス４を介して伝送されるアド
レス信号ADRSと、アドレス一致検出回路６に内
部設定されたカードアドレスとが一致したとき、
このアドレス一致検出回路６はアドレス一致信号
AEを出力する。このアドレス一致信号AEはゲー
ト７にてレベルが反転され、送出指示制御C0と
して出力される。
レス信号ADRSと、アドレス一致検出回路６に内
部設定されたカードアドレスとが一致したとき、
このアドレス一致検出回路６はアドレス一致信号
AEを出力する。このアドレス一致信号AEはゲー
ト７にてレベルが反転され、送出指示制御C0と
して出力される。
次に、送出データSD0はゲート１２によつてレ
ベルが反転せしめられ、反転データSD0がNOR
ゲート１３の一方入力として加えられ、この
NORゲート１３の他方入力としては送出指示制
御信号C0が加えられる。このようにすると、送
出指示制御信号C0が無意である“Ｈ”レベルの
ときNORゲート１３の出力は“Ｈ”レベルに保
持され、送出指示制御信号C0が有意である“Ｌ”
レベルのとき、送出データSD0と等しい送出デー
タSD1がバスドライバゲート８に入力される。
ベルが反転せしめられ、反転データSD0がNOR
ゲート１３の一方入力として加えられ、この
NORゲート１３の他方入力としては送出指示制
御信号C0が加えられる。このようにすると、送
出指示制御信号C0が無意である“Ｈ”レベルの
ときNORゲート１３の出力は“Ｈ”レベルに保
持され、送出指示制御信号C0が有意である“Ｌ”
レベルのとき、送出データSD0と等しい送出デー
タSD1がバスドライバゲート８に入力される。
一方、送出指示制御信号C0が遅延回路１１で
所定時間tosだけ遅延せしめられ、送出指示制御
信号C1がバスドライバゲート８のアウトプツト
イネーブル端子に加えられる。これにより、
送出データSD1が、送出指示制御信号C0の有意期
間中に、バスドライバゲート８から送出信号SD
としてデータバス２に送出される。
所定時間tosだけ遅延せしめられ、送出指示制御
信号C1がバスドライバゲート８のアウトプツト
イネーブル端子に加えられる。これにより、
送出データSD1が、送出指示制御信号C0の有意期
間中に、バスドライバゲート８から送出信号SD
としてデータバス２に送出される。
上述した、信号送出の関係を、第２図および第
３図のタイムチヤートに従つて詳しく説明する。
３図のタイムチヤートに従つて詳しく説明する。
第２図に示す如く、アドレスバス４を通つて例
えば２ビツトのアドレス信号ADRSa，ADRSb
がバス送出回路１０ａ，１０ｂに送出されたと
し、アドレス信号ADRSaが“Ｈ”レベル、アド
レス信号ADRSbが“Ｌ”レベルであつたとする
と、バス送出回路１０ａのアドレス一致検出回路
６のみがカードアドレスと一致したことを検出し
て“Ｈ”レベルのアドレス一致信号AEを出力す
る。ゲート７はこのアドレス一致信号AEを反転
させて送出指示制御信号C0を遅延回路１１と、
NORゲート１３とに加える。
えば２ビツトのアドレス信号ADRSa，ADRSb
がバス送出回路１０ａ，１０ｂに送出されたと
し、アドレス信号ADRSaが“Ｈ”レベル、アド
レス信号ADRSbが“Ｌ”レベルであつたとする
と、バス送出回路１０ａのアドレス一致検出回路
６のみがカードアドレスと一致したことを検出し
て“Ｈ”レベルのアドレス一致信号AEを出力す
る。ゲート７はこのアドレス一致信号AEを反転
させて送出指示制御信号C0を遅延回路１１と、
NORゲート１３とに加える。
NORゲート１３に対して送出指示制御信号C0
を加えると、前述したように、有意となる“Ｌ”
レベルの期間に送出データSD0を反転して送出デ
ータSD1を出力せしめ、反対に、無意となる
“Ｈ”レベルの期間に“Ｌ”レベルが連続する無
意データを出力させる。
を加えると、前述したように、有意となる“Ｌ”
レベルの期間に送出データSD0を反転して送出デ
ータSD1を出力せしめ、反対に、無意となる
“Ｈ”レベルの期間に“Ｌ”レベルが連続する無
意データを出力させる。
一方、遅延回路１１の遅延時間tosは、ゲート
回路８が伝搬しえる最小パルス幅（一般的に
LSTTLのゲートの場合、伝搬しえるパルス幅の
最小値は、立上り遅延回路tLH（MAX）と立下り
遅延時間tHL（MAX）とを足し合せた時間とほぼ
同程度であり、約40数nsである。）と略等しい時
間thと、NORゲート１２の遅延時間をtNORとする
と、 tos≒th＋tNOR ……(1) のように設定される。
回路８が伝搬しえる最小パルス幅（一般的に
LSTTLのゲートの場合、伝搬しえるパルス幅の
最小値は、立上り遅延回路tLH（MAX）と立下り
遅延時間tHL（MAX）とを足し合せた時間とほぼ
同程度であり、約40数nsである。）と略等しい時
間thと、NORゲート１２の遅延時間をtNORとする
と、 tos≒th＋tNOR ……(1) のように設定される。
しかして、バスドライバゲート８のアウトプツ
トイネーブル端子にはtos時間だけ遅延された
送出指示制御信号C1が加えられることになるが、
送出データSD1の有意データはNORゲート１３
の伝搬遅延時間tNORだけ遅れるため、送出データ
SD1の有意データから見れば、時間thだけ遅延し
た送出指示制御信号C1がアウトプツトイネーブ
ル端子に加えられる。このことは、バスドラ
イバゲート８を介して送出データSD1の有意デー
タを反転してデータバス２に送出した後、th時間
だけ送出指示制御信号C1の有意時間が続くこと
になり、送出データSD1の有意データの後の無意
データ（“Ｌ”レベル）がバスドライバゲート８
で反転されてデータバス２上に“Ｈ”レベルの信
号を送出する。
トイネーブル端子にはtos時間だけ遅延された
送出指示制御信号C1が加えられることになるが、
送出データSD1の有意データはNORゲート１３
の伝搬遅延時間tNORだけ遅れるため、送出データ
SD1の有意データから見れば、時間thだけ遅延し
た送出指示制御信号C1がアウトプツトイネーブ
ル端子に加えられる。このことは、バスドラ
イバゲート８を介して送出データSD1の有意デー
タを反転してデータバス２に送出した後、th時間
だけ送出指示制御信号C1の有意時間が続くこと
になり、送出データSD1の有意データの後の無意
データ（“Ｌ”レベル）がバスドライバゲート８
で反転されてデータバス２上に“Ｈ”レベルの信
号を送出する。
すなわち、第３図に示すように、送出データ
SD1の有意データを、データバス２に送出した後
は、th時間だけ無意データを送出し、送出信号
SDの有意状態終了直後のth時間だけデータバス
２上に“Ｈ”レベルの信号を送出するようにした
ものである。
SD1の有意データを、データバス２に送出した後
は、th時間だけ無意データを送出し、送出信号
SDの有意状態終了直後のth時間だけデータバス
２上に“Ｈ”レベルの信号を送出するようにした
ものである。
かくして、この実施例によれば、アウトプツト
イネーブル信号の印加を終了したときに、データ
バス２が、“Ｌ”レベルからハイインピーダンス
としての“Ｈ”レベルに確定するまでの立上り時
間tTHを短縮することができ、基板枚数の多少に
よる浮遊容量の増減、および、プルアツプ抵抗の
抵抗値の大小等により上昇時間tTHが変化しても、
受信回路が認識誤りをするという事態を未然に防
ぐことができる。
イネーブル信号の印加を終了したときに、データ
バス２が、“Ｌ”レベルからハイインピーダンス
としての“Ｈ”レベルに確定するまでの立上り時
間tTHを短縮することができ、基板枚数の多少に
よる浮遊容量の増減、および、プルアツプ抵抗の
抵抗値の大小等により上昇時間tTHが変化しても、
受信回路が認識誤りをするという事態を未然に防
ぐことができる。
なお、上記実施例ではデータバス２がプルアツ
プされている場合について説明したが、データバ
ス２がプルダウンされている場合には、送出指示
制御信号C0の無意期間は全て“Ｈ”レベルとな
る送出データSD1を生成するゲート回路を用いれ
ば、上述したと同様にデータバスが“Ｈ”レベル
から“Ｌ”レベルに確定するまでの立下り時間
tTHを短縮することができる。
プされている場合について説明したが、データバ
ス２がプルダウンされている場合には、送出指示
制御信号C0の無意期間は全て“Ｈ”レベルとな
る送出データSD1を生成するゲート回路を用いれ
ば、上述したと同様にデータバスが“Ｈ”レベル
から“Ｌ”レベルに確定するまでの立下り時間
tTHを短縮することができる。
なおまた、上記実施例では入力データを反転し
てデータバスに出力するバスドライバゲートを用
いたが、入力データレベルを反転しないでそまま
データバスに出力するバスドライバゲートを用い
た場合には、送出支持制御信号C0の無意期間に
対応する送出データレベルが論理的に逆になるよ
うに回路構成すればよい。
てデータバスに出力するバスドライバゲートを用
いたが、入力データレベルを反転しないでそまま
データバスに出力するバスドライバゲートを用い
た場合には、送出支持制御信号C0の無意期間に
対応する送出データレベルが論理的に逆になるよ
うに回路構成すればよい。
以上の説明によつて明らかなように、この発明
によれば、送出指示制御信号の有意期間のみ送出
データを有効とし、これ以外の期間はデータバス
のレベルに応じた論理レベルとなる送出データを
発生させる一方、所定量だけ遅延された送出指示
制御信号の有意期間にこの送出データをデータバ
スに送出するので、有効とされた送出データを送
出し終つた後のある時間だけデータバスの確定レ
ベルに応じたレベルの信号を送出することにな
り、これによつて、データバスのレベルを早期に
確定することができるので、データを受信する受
信回路は早期にデータ処理を開始できると共に、
データ識別誤りを防止することができるという効
果を奏する。
によれば、送出指示制御信号の有意期間のみ送出
データを有効とし、これ以外の期間はデータバス
のレベルに応じた論理レベルとなる送出データを
発生させる一方、所定量だけ遅延された送出指示
制御信号の有意期間にこの送出データをデータバ
スに送出するので、有効とされた送出データを送
出し終つた後のある時間だけデータバスの確定レ
ベルに応じたレベルの信号を送出することにな
り、これによつて、データバスのレベルを早期に
確定することができるので、データを受信する受
信回路は早期にデータ処理を開始できると共に、
データ識別誤りを防止することができるという効
果を奏する。
第１図はこの発明の一実施例を示す回路図、第
２図および第３図は同実施例の動作を説明するた
めのタイムチヤート、第４図は従来のバス送出回
路の構で成を示す回路図、第５図はこのバス送出
回路の動作を説明するためのタイムチヤート、第
６図は従来技術の課題を説明するためのデータ波
形図である。 ２……データバス、３，５……プルアツプ抵
抗、４……アドレスバス、６……アドレス一致検
出回路、７，１２……ゲート、８……バスドライ
バゲート、１０ａ，１０ｂ……バス送出回路基
板、１１……遅延回路、１３……NORゲート。
なお、図中、同一符号は同一または相当部分を示
す。
２図および第３図は同実施例の動作を説明するた
めのタイムチヤート、第４図は従来のバス送出回
路の構で成を示す回路図、第５図はこのバス送出
回路の動作を説明するためのタイムチヤート、第
６図は従来技術の課題を説明するためのデータ波
形図である。 ２……データバス、３，５……プルアツプ抵
抗、４……アドレスバス、６……アドレス一致検
出回路、７，１２……ゲート、８……バスドライ
バゲート、１０ａ，１０ｂ……バス送出回路基
板、１１……遅延回路、１３……NORゲート。
なお、図中、同一符号は同一または相当部分を示
す。
Claims (1)
- １ アドレス信号を受信し、このアドレス信号と
割り当てられた既存自己アドレスとが一致してい
る時間だけ有意となる送出指示制御信号を生成
し、この送出指示制御信号の有意期間に、送出デ
ータをプルアツプ（またはプルダウン）されたデ
ータバス上に送出するバス送出回路において、前
記送出指示制御信号と前記送出データの負論理和
をとると共に負論理和出力を反転し、前記送出指
示制御信号の有意期間のみ前記送出データを有効
とし、これ以外の期間は論理レベルの“Ｈ”（ま
たは“Ｌ”）のデータを発生する第１のゲート回
路と、この第１のゲート回路の伝搬遅延時間より
所定値だけ長い時間、前記送出指示制御信号を遅
延させる遅延回路と、この遅延回路から出力され
る信号の有意期間、前記第１のゲート回路から出
力されるデータを前記データバス上に送出する第
２のゲート回路とを備えたことを特徴とするバス
送出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4672388A JPH01220016A (ja) | 1988-02-29 | 1988-02-29 | バス送出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4672388A JPH01220016A (ja) | 1988-02-29 | 1988-02-29 | バス送出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01220016A JPH01220016A (ja) | 1989-09-01 |
| JPH0567968B2 true JPH0567968B2 (ja) | 1993-09-28 |
Family
ID=12755261
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4672388A Granted JPH01220016A (ja) | 1988-02-29 | 1988-02-29 | バス送出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01220016A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2771028B2 (ja) * | 1990-09-25 | 1998-07-02 | 三菱電機株式会社 | パルスレーザ装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58186827A (ja) * | 1982-04-23 | 1983-10-31 | Oki Electric Ind Co Ltd | マイクロプロセツサ |
-
1988
- 1988-02-29 JP JP4672388A patent/JPH01220016A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01220016A (ja) | 1989-09-01 |
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