JPH01220016A - バス送出回路 - Google Patents
バス送出回路Info
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- JPH01220016A JPH01220016A JP4672388A JP4672388A JPH01220016A JP H01220016 A JPH01220016 A JP H01220016A JP 4672388 A JP4672388 A JP 4672388A JP 4672388 A JP4672388 A JP 4672388A JP H01220016 A JPH01220016 A JP H01220016A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、バス構成の通信装置に係り、特に、アドレ
ス信号に基いて生成される送出指示制御信号の有意期間
に送出信号をデータバス上に送出するバス送出回路に関
するものである。
ス信号に基いて生成される送出指示制御信号の有意期間
に送出信号をデータバス上に送出するバス送出回路に関
するものである。
〔従来の技術］
第９図は、例えば、「インターフェース回路の設計」猪
飼国夫著（ＣＱ出版株式会社昭和５８年１２月２０日発
行、第３７頁）に記載されたこの種の従来のバス送出回
路を、より理解し易いように変形して示した図である。
飼国夫著（ＣＱ出版株式会社昭和５８年１２月２０日発
行、第３７頁）に記載されたこの種の従来のバス送出回
路を、より理解し易いように変形して示した図である。
同図において（ｌａ）〜（１ｄ）は上記バス送出口路を
有するバス送出回路基板、（２）は各バス送出回路に共
通接続されたデータバス、（３）はこのデータバスを“
Ｈ”レベルにするプルアップ抵抗、（４）は各バス送出
回路に共通接続されたアドレスバス、（５）はこのアド
レスバスを“Ｈ”レベルにするプルアップ抵抗、（６）
は内部に固有のカードアドレスが設定され、アドレスバ
ス（４）上を伝送されるパラレルなアドレス信号ＡＤＲ
Ｓとカードアドレスとが一致したとぎアドレス一致信号
ＡＥを出力するアドレス−数種出回路、（７）はアドレ
ス一致信号ＡＦ−を入力して“Ｌ”レベルを有意とする
送出指示制御Ｃ０を出力するゲート、（８）はアウトプ
ットイネーブル端子τ下を有し、これに送出指示制御信
号Ｃ０を加えることにより、その有意期間のみデータＳ
Ｄ０を反転させて送出信号ＳＤとしてデータバス（２）
上に送出する３ステートのバスドライバゲートである。
有するバス送出回路基板、（２）は各バス送出回路に共
通接続されたデータバス、（３）はこのデータバスを“
Ｈ”レベルにするプルアップ抵抗、（４）は各バス送出
回路に共通接続されたアドレスバス、（５）はこのアド
レスバスを“Ｈ”レベルにするプルアップ抵抗、（６）
は内部に固有のカードアドレスが設定され、アドレスバ
ス（４）上を伝送されるパラレルなアドレス信号ＡＤＲ
Ｓとカードアドレスとが一致したとぎアドレス一致信号
ＡＥを出力するアドレス−数種出回路、（７）はアドレ
ス一致信号ＡＦ−を入力して“Ｌ”レベルを有意とする
送出指示制御Ｃ０を出力するゲート、（８）はアウトプ
ットイネーブル端子τ下を有し、これに送出指示制御信
号Ｃ０を加えることにより、その有意期間のみデータＳ
Ｄ０を反転させて送出信号ＳＤとしてデータバス（２）
上に送出する３ステートのバスドライバゲートである。
次に、動作について第５図をも参照して説明する。バス
送出回路基板（１ａ）のカードアドレスが、例えば、「
１」に設定されているとし、アドレスバス（４）を介し
て伝送されてくる、例えば、２ビツトのアドレス信号Ａ
ＤＲＳ （下位ビットがＡＤＲ５ａ、上位ビットがＡＤ
ＲＳｂ）も「１」であったとする。バス送出回路基板（
１ａ）のアドレス−数回路（６）が“Ｈ”レベルのアド
レス一致信号ＡＥを送出する。このアドレス一致信号Ａ
Ｅはゲート（７）で反転せしめられ送出指示制御信号Ｃ
０としてバスドライバゲート（８）のアウトプットイネ
ーブル端子ＯＥに加えられる。この結果、送出支持制御
信号Ｃ０が有意の°Ｌ”レベルである期間、出力データ
ＳＤＯがバスドライバゲート（８）で反転され、送出信
号ＳＤとしてデータバス（２）に送出される。
送出回路基板（１ａ）のカードアドレスが、例えば、「
１」に設定されているとし、アドレスバス（４）を介し
て伝送されてくる、例えば、２ビツトのアドレス信号Ａ
ＤＲＳ （下位ビットがＡＤＲ５ａ、上位ビットがＡＤ
ＲＳｂ）も「１」であったとする。バス送出回路基板（
１ａ）のアドレス−数回路（６）が“Ｈ”レベルのアド
レス一致信号ＡＥを送出する。このアドレス一致信号Ａ
Ｅはゲート（７）で反転せしめられ送出指示制御信号Ｃ
０としてバスドライバゲート（８）のアウトプットイネ
ーブル端子ＯＥに加えられる。この結果、送出支持制御
信号Ｃ０が有意の°Ｌ”レベルである期間、出力データ
ＳＤＯがバスドライバゲート（８）で反転され、送出信
号ＳＤとしてデータバス（２）に送出される。
上記のように構成された従来のバス送出回路においては
、データバス（２） を介して送出回路ＳＤを受信する
他の回路が、信号の識別誤りを起こすことがある。この
ことを第６図を用いて説明する。送出指示制御信号ｃｏ
が有意の“Ｌ”レベルで、バスドライバゲート（８）の
イネーブル期間ｔ、で送出信号ＳＤが送出され、このイ
ネーブル期間ｔＥの終了時点でバスドライバゲート（８
）の出力はハイインピーダンス状態となる。一般に、デ
ータバス（２）に接続される全バスドライバゲートがハ
イインピーダンス状態のときに、データバス（２）のレ
ベルを確定し、インピーダンスを下げるためにプルアッ
プ抵抗（３）でプルアップしてこのデータバス（２）を
安定した“Ｈ”レベルに維持している。
、データバス（２） を介して送出回路ＳＤを受信する
他の回路が、信号の識別誤りを起こすことがある。この
ことを第６図を用いて説明する。送出指示制御信号ｃｏ
が有意の“Ｌ”レベルで、バスドライバゲート（８）の
イネーブル期間ｔ、で送出信号ＳＤが送出され、このイ
ネーブル期間ｔＥの終了時点でバスドライバゲート（８
）の出力はハイインピーダンス状態となる。一般に、デ
ータバス（２）に接続される全バスドライバゲートがハ
イインピーダンス状態のときに、データバス（２）のレ
ベルを確定し、インピーダンスを下げるためにプルアッ
プ抵抗（３）でプルアップしてこのデータバス（２）を
安定した“Ｈ”レベルに維持している。
しかしながら、第６図に示した送出信号ＳＤのように、
これが“し”レベルである期間に、送出指示制御信号Ｃ
０のイネーブル期間１．が終了してしまうと、プルアッ
プ抵抗（３）、バス送出基板回路（１ａ）〜（１ｄ）の
浮遊容量等によって決まる時定数を持ってそのレベルは
徐々に増大する。一方、データバス（２）上の送出信号
ＳＤを受信する側では、送出信号ＳＤを処理するか否か
の閾値Ｖ？？＋を有しており、データバス（２）のレベ
ルが閾値ＶＴＨに立上がるまで電圧上昇時間ｔＴＨを要
したとすれば、この分だけ送出信号ＳＤの処理時間が延
長される。
これが“し”レベルである期間に、送出指示制御信号Ｃ
０のイネーブル期間１．が終了してしまうと、プルアッ
プ抵抗（３）、バス送出基板回路（１ａ）〜（１ｄ）の
浮遊容量等によって決まる時定数を持ってそのレベルは
徐々に増大する。一方、データバス（２）上の送出信号
ＳＤを受信する側では、送出信号ＳＤを処理するか否か
の閾値Ｖ？？＋を有しており、データバス（２）のレベ
ルが閾値ＶＴＨに立上がるまで電圧上昇時間ｔＴＨを要
したとすれば、この分だけ送出信号ＳＤの処理時間が延
長される。
しかして、送出信号ＳＤを受信する受信回路が、データ
バス（２）のレベル′″Ｌ″を条件にデータを処理する
回路構成をとる場合には、無意信号を有意信号として識
別誤りを起こしてしまうというような問題点があった。
バス（２）のレベル′″Ｌ″を条件にデータを処理する
回路構成をとる場合には、無意信号を有意信号として識
別誤りを起こしてしまうというような問題点があった。
なお、電圧上昇時間ｔＴＨを短縮するべくプルアップ抵
抗（３）の抵抗値を下げることは、消費電力の増大を招
き現実的ではなかった。
抗（３）の抵抗値を下げることは、消費電力の増大を招
き現実的ではなかった。
この発明は上記の問題点を解決するためになされたもの
で、データバス上の送出信号を受信する受信回路が、無
意信号を有意信号として識別誤りする事態を未然に防止
することのできるバス送出回路を得ることを目的とする
。
で、データバス上の送出信号を受信する受信回路が、無
意信号を有意信号として識別誤りする事態を未然に防止
することのできるバス送出回路を得ることを目的とする
。
（課題を解決するための手段〕
この発明に係るバス送出回路は、送出データと送出指示
制御信号との論理和をとり、送出指示制御信号の有意期
間のみ送出データを有効とし、これ以外の期間はデータ
バスがプルアップされているか、プルダウンされている
かに応じて論理レベルの“Ｈ”または“Ｌ”となる送出
データを発生する第１のゲート回路と、この第１のゲー
ト回路の伝搬遅延時、間より所定値だけ長い時間、送出
指示制御信号を遅延させる遅延回路と、この遅延回路か
ら出力される信号の有意期間、第１のゲート回路から出
力される送出データをデータバス上に出力する第２のゲ
ート回路とを備えたものである。
制御信号との論理和をとり、送出指示制御信号の有意期
間のみ送出データを有効とし、これ以外の期間はデータ
バスがプルアップされているか、プルダウンされている
かに応じて論理レベルの“Ｈ”または“Ｌ”となる送出
データを発生する第１のゲート回路と、この第１のゲー
ト回路の伝搬遅延時、間より所定値だけ長い時間、送出
指示制御信号を遅延させる遅延回路と、この遅延回路か
ら出力される信号の有意期間、第１のゲート回路から出
力される送出データをデータバス上に出力する第２のゲ
ート回路とを備えたものである。
この発明においては、送出指示制御信号の有意期間のみ
送出データを有効としてこれ以外の期間はデータバスが
プルアップされているか、プルダウンされているかに応
じた論理レベルの送出データを発生させる一方、遅延回
路によって遅延された退出指示制御信号の有意期間にこ
の送出データをデータバスに送出するので、有効とされ
た送出データを送出し終った後の所定時間だけプルアッ
プされたデータバスには“Ｈ“レベルの信号が、プルダ
ウンされたデータバスには“Ｌ″レベル信号がそれぞれ
加えられるのでデータバスのレベルを早期に確定するこ
とができ、これによってデータを受信する受信回路の識
別誤りを防止することができる。
送出データを有効としてこれ以外の期間はデータバスが
プルアップされているか、プルダウンされているかに応
じた論理レベルの送出データを発生させる一方、遅延回
路によって遅延された退出指示制御信号の有意期間にこ
の送出データをデータバスに送出するので、有効とされ
た送出データを送出し終った後の所定時間だけプルアッ
プされたデータバスには“Ｈ“レベルの信号が、プルダ
ウンされたデータバスには“Ｌ″レベル信号がそれぞれ
加えられるのでデータバスのレベルを早期に確定するこ
とができ、これによってデータを受信する受信回路の識
別誤りを防止することができる。
以下、この発明の一実施例を図について説明する。第１
図において、従来のバス送出回路を示した第４図と同一
の符号を付したものはそれぞれ同一の要素を示す。そし
て、これら以外の（１０ａ） 。
図において、従来のバス送出回路を示した第４図と同一
の符号を付したものはそれぞれ同一の要素を示す。そし
て、これら以外の（１０ａ） 。
（１０ｂ）は上記バス送出回路基板（ｌａ） 、 （ｌ
ｂ）に対応するバス送出回路基板、（１１）はゲート（
７）とバスドライバゲート（８）のアウトプットイネー
ブル端子ＯＥとの間に設けられ、ゲート（７）の出力、
すなわち、送出指示制御信号Ｃ０を所定の時間ｔ。３だ
け遅延させて送出指示制御信号Ｃ３を出力する遅延回路
、（１２）は送出データＳＤ０のレベルを反転させるゲ
ート、（１３）はゲート（１２）の反転データＳＤＯを
一方入力、ゲート（７）の送出指示制御信号Ｃｏを他方
入力とし、両者の負論理和をとり、ゲート（８）に加え
るＮＯＲゲートである。
ｂ）に対応するバス送出回路基板、（１１）はゲート（
７）とバスドライバゲート（８）のアウトプットイネー
ブル端子ＯＥとの間に設けられ、ゲート（７）の出力、
すなわち、送出指示制御信号Ｃ０を所定の時間ｔ。３だ
け遅延させて送出指示制御信号Ｃ３を出力する遅延回路
、（１２）は送出データＳＤ０のレベルを反転させるゲ
ート、（１３）はゲート（１２）の反転データＳＤＯを
一方入力、ゲート（７）の送出指示制御信号Ｃｏを他方
入力とし、両者の負論理和をとり、ゲート（８）に加え
るＮＯＲゲートである。
上記のように構成された本実施例の動作を以下に説明す
る。
る。
先ず、アドレスバス（４）を介して伝送されるアドレス
信号ＡＤＲ３と、アドレス−数枚出回路（６）に内部設
定されたカードアドレスとが一致したとき、このアドレ
ス−数枚出回路（６）はアドレス一致信号ＡＥを出力す
る。このアドレス一致信号ＡＥはゲート（７） にてレ
ベルが反転され、送出支持制御Ｃ０として出力される。
信号ＡＤＲ３と、アドレス−数枚出回路（６）に内部設
定されたカードアドレスとが一致したとき、このアドレ
ス−数枚出回路（６）はアドレス一致信号ＡＥを出力す
る。このアドレス一致信号ＡＥはゲート（７） にてレ
ベルが反転され、送出支持制御Ｃ０として出力される。
次に、送出データＳＤｏはゲート（１２）によってレベ
ルが反転せしめられ、反転データＳＤＯがＮＯＲゲート
（１３）の一方入力として加えられ、このＮＯＲゲート
（１３）の他方入力としては送出指示制御信号Ｃ０が加
えられる。このようにすると、送出指示制御信号Ｃ０が
無意である“Ｈ”レベルのときＮＯＲゲート（１３）の
出力は“Ｌ″レベル保持され、送出指示制御信号Ｃ０が
有意である“Ｌ”レベルのとき、送出データＳＤＯと等
しい送出データＳＤＩがバスドライバゲート（８）に人
力される。
ルが反転せしめられ、反転データＳＤＯがＮＯＲゲート
（１３）の一方入力として加えられ、このＮＯＲゲート
（１３）の他方入力としては送出指示制御信号Ｃ０が加
えられる。このようにすると、送出指示制御信号Ｃ０が
無意である“Ｈ”レベルのときＮＯＲゲート（１３）の
出力は“Ｌ″レベル保持され、送出指示制御信号Ｃ０が
有意である“Ｌ”レベルのとき、送出データＳＤＯと等
しい送出データＳＤＩがバスドライバゲート（８）に人
力される。
一方、送出指示制御信号Ｃ０が遅延回路（１１）で所定
時間ｔｎ、たけ遅延せしめられ、送出指示制御信号Ｃ１
がバスドライバゲート（８）のアウトプットイネーブル
端子ＯＨに加えられる。これにより、送出データＳＤ、
が、送出指示制御信号Ｃｏの有意期間中に、バスドライ
バゲート（８）から退出信号ＳＤとしてデータバス（２
）に送出される。
時間ｔｎ、たけ遅延せしめられ、送出指示制御信号Ｃ１
がバスドライバゲート（８）のアウトプットイネーブル
端子ＯＨに加えられる。これにより、送出データＳＤ、
が、送出指示制御信号Ｃｏの有意期間中に、バスドライ
バゲート（８）から退出信号ＳＤとしてデータバス（２
）に送出される。
上述した、信号送出の関係を、Ｍ２図および第３図のタ
イムチャートに従りて詳しく説明する。
イムチャートに従りて詳しく説明する。
第２図に示す如く、アドレスバス（４）を通って例えば
２ビツトのアドレス信号ＡＤＲＳａ。
２ビツトのアドレス信号ＡＤＲＳａ。
ＡＤＲ３ｂがバス送出回路（１０ａ） 、 （１０ｂ）
に送出されたとし、アドレス信号ＡＤＨ５ａが“Ｈ”
レベル、アドレス信号ＡＤＲＳｂが“Ｌ″レベルあった
とすると、バス送出回路（１０ａ）のアドレス−数枚出
回路（６）のみがカードアドレスと一致したことを検出
して″Ｈ″レベルのアドレス一致信号ＡＥを出力する。
に送出されたとし、アドレス信号ＡＤＨ５ａが“Ｈ”
レベル、アドレス信号ＡＤＲＳｂが“Ｌ″レベルあった
とすると、バス送出回路（１０ａ）のアドレス−数枚出
回路（６）のみがカードアドレスと一致したことを検出
して″Ｈ″レベルのアドレス一致信号ＡＥを出力する。
ゲート（７）はこのアドレス−致信号ＡＥを反転させて
送出指示制御信号Ｃ６を遅延回路（１１）と、ＮＯＲゲ
ート（１３）とに加える。
送出指示制御信号Ｃ６を遅延回路（１１）と、ＮＯＲゲ
ート（１３）とに加える。
ＮＯＲゲート（１３）に対して送出指示制御信号Ｃｏを
加えると、前述したように、有意となる″Ｌ″レベルの
期間に送出データＳＤＯを反転して送出データＳＤ、を
出力せしめ、反対に、無意となる“Ｈ”レベルの期間に
“Ｌ″レベル連続する無意データを出力させる。
加えると、前述したように、有意となる″Ｌ″レベルの
期間に送出データＳＤＯを反転して送出データＳＤ、を
出力せしめ、反対に、無意となる“Ｈ”レベルの期間に
“Ｌ″レベル連続する無意データを出力させる。
一方、遅延回路（１１）の遅延時間ｔ□は、従来装置で
説明した電圧上昇時間ｔＴＨに略等しい時間１ｈよりも
僅かに大きく、ＮＯＲゲート（１２）の遅延時間をｔ
ＮＯＲとすると、 ｔ （−＋Ｈ’Ｆ ｔ ｈ＋ ｔ ＮＯＲ”・（１）の
ように設定される。
説明した電圧上昇時間ｔＴＨに略等しい時間１ｈよりも
僅かに大きく、ＮＯＲゲート（１２）の遅延時間をｔ
ＮＯＲとすると、 ｔ （−＋Ｈ’Ｆ ｔ ｈ＋ ｔ ＮＯＲ”・（１）の
ように設定される。
しかして、バスドライバゲート（８）のアウトプットイ
ネーブル端子τ下にはｔ。、時間だけ遅延された送出指
示制御信号Ｃ１が加えられることになるが、送出データ
ＳＤ、の有意データはＮＯＲゲート（１３）の伝搬遅延
時間ｔ ＮＯＲだけ遅れるため、送出データＳＤ、の有
意データから見れば、時間ｔｈだけ遅延した送出指示制
御信号Ｃ４がアウトプットイネーブル端子ＯＥに加えら
れる。このことは、バスドライバゲート（８）を介して
送出データＳＤ、の有意データを反転してデータバス（
２）に送出した後、ｔｈ暗時間け送出指示制御信号Ｃ１
の有意時間が続くことになり、送出データＳＤ、の有意
データの後の無意データ（Ｌ”レベル）がバスドライバ
ゲート（８）で反転されてデータバス（２）上に“Ｈ″
レベル信号を送出する。
ネーブル端子τ下にはｔ。、時間だけ遅延された送出指
示制御信号Ｃ１が加えられることになるが、送出データ
ＳＤ、の有意データはＮＯＲゲート（１３）の伝搬遅延
時間ｔ ＮＯＲだけ遅れるため、送出データＳＤ、の有
意データから見れば、時間ｔｈだけ遅延した送出指示制
御信号Ｃ４がアウトプットイネーブル端子ＯＥに加えら
れる。このことは、バスドライバゲート（８）を介して
送出データＳＤ、の有意データを反転してデータバス（
２）に送出した後、ｔｈ暗時間け送出指示制御信号Ｃ１
の有意時間が続くことになり、送出データＳＤ、の有意
データの後の無意データ（Ｌ”レベル）がバスドライバ
ゲート（８）で反転されてデータバス（２）上に“Ｈ″
レベル信号を送出する。
すなわち、第３図に示すように、送出データＳＤ、の有
意データを、データバス（２）に送出した後は、１ｈ時
間だけ無意データを送出し、送出信号ＳＤの有意状態終
了直後のｔｈ暗時間けデータバス（２）上に“Ｈ”レベ
ルの信号を送出するようにしたものである。
意データを、データバス（２）に送出した後は、１ｈ時
間だけ無意データを送出し、送出信号ＳＤの有意状態終
了直後のｔｈ暗時間けデータバス（２）上に“Ｈ”レベ
ルの信号を送出するようにしたものである。
かくして、この実施例によれば、アウトプットイネーブ
ル信号の印加を終了したときに、データバス（２）が、
“Ｌ”レベルから“Ｈ”インピーダンスとしての“Ｈ”
レベルに確定するまでの立上り時間ｔＴＨを短縮するこ
とができ、基板枚数の多少による浮遊容量の増減、およ
び、プルアップ抵抗の抵抗値の大小等により上昇時間ｔ
ＴＨが変化しても、受信回路が認識誤りをするという事
態を未然に防ぐことができる。
ル信号の印加を終了したときに、データバス（２）が、
“Ｌ”レベルから“Ｈ”インピーダンスとしての“Ｈ”
レベルに確定するまでの立上り時間ｔＴＨを短縮するこ
とができ、基板枚数の多少による浮遊容量の増減、およ
び、プルアップ抵抗の抵抗値の大小等により上昇時間ｔ
ＴＨが変化しても、受信回路が認識誤りをするという事
態を未然に防ぐことができる。
なお、上記実施例ではデータバス（２）がプルアップさ
れている場合について説明したが、データバス（２）が
プルダウンされている場合には、送出指示制御信号Ｃ０
の無意期間は全て“Ｈ”レベルとなる送出データＳＤＩ
を生成するゲート回路を用いれば、上述したと同様にデ
ータバスが“Ｈ”レベルからＬ”レベルに確定するまで
の立下り時間ｔＴＨを短縮することができる。
れている場合について説明したが、データバス（２）が
プルダウンされている場合には、送出指示制御信号Ｃ０
の無意期間は全て“Ｈ”レベルとなる送出データＳＤＩ
を生成するゲート回路を用いれば、上述したと同様にデ
ータバスが“Ｈ”レベルからＬ”レベルに確定するまで
の立下り時間ｔＴＨを短縮することができる。
なおまた、上記実施例では入力データを反転してデータ
バスに出力するバスドライバゲートを用いたが、入力デ
ータレベルを反転しないでそのままデータバスに出力す
るバスドライバゲートを用いた場合には、送出支持制御
信号Ｃ０の無意期間に対応する送出データレベルが論理
的に逆になるように回路構成すればよい。
バスに出力するバスドライバゲートを用いたが、入力デ
ータレベルを反転しないでそのままデータバスに出力す
るバスドライバゲートを用いた場合には、送出支持制御
信号Ｃ０の無意期間に対応する送出データレベルが論理
的に逆になるように回路構成すればよい。
以上の説明によって明らかなように、この発明によれば
、送出指示制御信号の有意期間のみ送出データを有効と
し、これ以外の期間はデータバスのレベルに応じた論理
レベルとなる送出データを発生させる一方、所定量だけ
遅延された送出指示制御信号の有意期間にこの送出デー
タをデータバスに送出するので、有効とされた送出デー
タを送出し終った後のある時間だけデータバスの確定レ
ベルに応じたレベルの信号を送出することになり、これ
によって、データバスのレベルを早期に確定することが
できると共に、データを受信する受信回路のデータ識別
誤りを防止することができる。
、送出指示制御信号の有意期間のみ送出データを有効と
し、これ以外の期間はデータバスのレベルに応じた論理
レベルとなる送出データを発生させる一方、所定量だけ
遅延された送出指示制御信号の有意期間にこの送出デー
タをデータバスに送出するので、有効とされた送出デー
タを送出し終った後のある時間だけデータバスの確定レ
ベルに応じたレベルの信号を送出することになり、これ
によって、データバスのレベルを早期に確定することが
できると共に、データを受信する受信回路のデータ識別
誤りを防止することができる。
第１図はこの発明の一実施例を示す回路図、第２図およ
び第３図は同実施例の動作を説明するためのタイムチャ
ート、第４図は従来のバス送出回路の構で成を示す回路
図、鷺５図はこのバス送出回路の動作を説明するための
タイムチャート、第 ・６図は従来技術の課題を説明
するためのデータ波形図である。 （２）・・・データバス、 （３） 、 （５）・・・プルアップ抵抗、（４）・・
・アドレスバス、 （６）・・・アドレス−数構出回路、 （７） 、 （１２）・・・ゲート、 （８）・・・バスドライバゲート、 （１０ａ） 、 （１０ｂ） ・・・バス送出回路基板
、（１１）・・・遅延回路、 （１３）・・・ＮＯＲゲート。 なお、図中、同一符号は同一または相当部分を示す。
び第３図は同実施例の動作を説明するためのタイムチャ
ート、第４図は従来のバス送出回路の構で成を示す回路
図、鷺５図はこのバス送出回路の動作を説明するための
タイムチャート、第 ・６図は従来技術の課題を説明
するためのデータ波形図である。 （２）・・・データバス、 （３） 、 （５）・・・プルアップ抵抗、（４）・・
・アドレスバス、 （６）・・・アドレス−数構出回路、 （７） 、 （１２）・・・ゲート、 （８）・・・バスドライバゲート、 （１０ａ） 、 （１０ｂ） ・・・バス送出回路基板
、（１１）・・・遅延回路、 （１３）・・・ＮＯＲゲート。 なお、図中、同一符号は同一または相当部分を示す。
Claims (1)
- アドレス信号を受信し、このアドレス信号から所定の時
間だけ有意となる送出指示制御信号を生成し、この送出
指示制御信号の有意期間に、送出データをプルアップ（
またはプルダウン）されたデータバス上に送出するバス
送出回路において、前記送出指示制御信号と前記送出デ
ータとの論理和をとり、前記送出指示制御信号の有意期
間のみ前記送出信号を有効とし、これ以外の期間は論理
レベルの“Ｈ”（または“Ｌ”）のデータを発生する第
１のゲート回路と、この第１のゲート回路の伝搬遅延時
間より所定値だけ長い時間、前記送出指示制御信号を遅
延させる遅延回路と、この遅延回路から出力される信号
の有意期間、前記第１のゲート回路から出力されるデー
タを前記データバス上に創出する第２のゲート回路とを
備えたことを特徴とするバス送出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4672388A JPH01220016A (ja) | 1988-02-29 | 1988-02-29 | バス送出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4672388A JPH01220016A (ja) | 1988-02-29 | 1988-02-29 | バス送出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01220016A true JPH01220016A (ja) | 1989-09-01 |
| JPH0567968B2 JPH0567968B2 (ja) | 1993-09-28 |
Family
ID=12755261
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4672388A Granted JPH01220016A (ja) | 1988-02-29 | 1988-02-29 | バス送出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01220016A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04133377A (ja) * | 1990-09-25 | 1992-05-07 | Mitsubishi Electric Corp | パルスレーザ装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58186827A (ja) * | 1982-04-23 | 1983-10-31 | Oki Electric Ind Co Ltd | マイクロプロセツサ |
-
1988
- 1988-02-29 JP JP4672388A patent/JPH01220016A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58186827A (ja) * | 1982-04-23 | 1983-10-31 | Oki Electric Ind Co Ltd | マイクロプロセツサ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04133377A (ja) * | 1990-09-25 | 1992-05-07 | Mitsubishi Electric Corp | パルスレーザ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0567968B2 (ja) | 1993-09-28 |
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