JPH0567976A - Ｄａ変換装置 - Google Patents
Ｄａ変換装置Info
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- JPH0567976A JPH0567976A JP28079191A JP28079191A JPH0567976A JP H0567976 A JPH0567976 A JP H0567976A JP 28079191 A JP28079191 A JP 28079191A JP 28079191 A JP28079191 A JP 28079191A JP H0567976 A JPH0567976 A JP H0567976A
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Abstract
(57)【要約】
【目的】 オーバーサンプリング技術及びノイズシェー
ピング技術を利用したＤＡ変換装置において、Ｓ／Ｎ比
の向上を図り、オーバーサンプリング比を低減可能とす
る。 【構成】 レベル検知回路２２によりディジタル入力値
が所定レベル以下であることを検知すると共にレベル検
知回路２２の検知出力に応じてシフト制御回路２６及び
シフト回路２０によりディジタル入力値を所定量だけ増
大させる。また、ローパスフィルタ１８から取出される
アナログ出力をレベル検知回路２２の検知出力に応じて
減衰制御回路３２及び減衰器３０により上記所定量に対
応して減衰させる。減衰制御は、ノイズシェーパ１２の
出力側でディジタル信号について行なうこともできる。
ピング技術を利用したＤＡ変換装置において、Ｓ／Ｎ比
の向上を図り、オーバーサンプリング比を低減可能とす
る。 【構成】 レベル検知回路２２によりディジタル入力値
が所定レベル以下であることを検知すると共にレベル検
知回路２２の検知出力に応じてシフト制御回路２６及び
シフト回路２０によりディジタル入力値を所定量だけ増
大させる。また、ローパスフィルタ１８から取出される
アナログ出力をレベル検知回路２２の検知出力に応じて
減衰制御回路３２及び減衰器３０により上記所定量に対
応して減衰させる。減衰制御は、ノイズシェーパ１２の
出力側でディジタル信号について行なうこともできる。
Description
【０００１】
【産業上の利用分野】この発明は、オーバーサンプリン
グ技術及びノイズシェーピング（デルタシグマ変調）技
術を利用したＤＡ変換装置に関し、特にディジタル入力
値が所定レベル以下であることを検知してディジタル入
力値を所定量だけ増大させると共にアナログ出力を該所
定量に対応して減少させることによりＳ／Ｎ比の向上を
図り、オーバーサンプリング比の低減を可能としたもの
である。
グ技術及びノイズシェーピング（デルタシグマ変調）技
術を利用したＤＡ変換装置に関し、特にディジタル入力
値が所定レベル以下であることを検知してディジタル入
力値を所定量だけ増大させると共にアナログ出力を該所
定量に対応して減少させることによりＳ／Ｎ比の向上を
図り、オーバーサンプリング比の低減を可能としたもの
である。
【０００２】
【従来の技術】従来、オーバーサンプリング技術及びノ
イズシェーピング技術を利用したＤＡ変換装置として
は、図４に例示したものが提案されている。
イズシェーピング技術を利用したＤＡ変換装置として
は、図４に例示したものが提案されている。
【０００３】図４において、１０はマルチビットのディ
ジタル入力ＤＩをオーバーサンプリングするディジタル
フィルタ、１２はディジタルフィルタ１０からのマルチ
ビットのディジタル信号Ａをデルタシグマ変調（微積分
処理）することによりビット数の低下したディジタル信
号Ｂを送出するノイズシェーパ（デルタシグマ変調
器）、１４はノイズシェーパ１２からのディジタル信号
Ｂを構成するパルスを整形用クロック信号に応じて波形
整形する波形整形回路、１６は周波数ｆs を有するシス
テムクロック信号φs を発生するクロック発生器、１８
は回路１４からのパルス出力Ｃをろ波して入力ＤＩに対
応したアナログ出力ＡＯに変換するローパスフィルタ
（ＬＰＦ）である。
ジタル入力ＤＩをオーバーサンプリングするディジタル
フィルタ、１２はディジタルフィルタ１０からのマルチ
ビットのディジタル信号Ａをデルタシグマ変調（微積分
処理）することによりビット数の低下したディジタル信
号Ｂを送出するノイズシェーパ（デルタシグマ変調
器）、１４はノイズシェーパ１２からのディジタル信号
Ｂを構成するパルスを整形用クロック信号に応じて波形
整形する波形整形回路、１６は周波数ｆs を有するシス
テムクロック信号φs を発生するクロック発生器、１８
は回路１４からのパルス出力Ｃをろ波して入力ＤＩに対
応したアナログ出力ＡＯに変換するローパスフィルタ
（ＬＰＦ）である。
【０００４】一点鎖線ＩＣで取囲んだ回路部は、モノリ
シック又はハイブリッド形式の集積回路として構成さ
れ、１パッケージ内に配置されるもので、１６Ａはクロ
ック発生器１６に対して外付けされる水晶振動子であ
る。場合によっては、ディジタルフィルタ１０及びその
関連部分（破線で囲んだ部分）も含めて集積回路化が行
なわれる。
シック又はハイブリッド形式の集積回路として構成さ
れ、１パッケージ内に配置されるもので、１６Ａはクロ
ック発生器１６に対して外付けされる水晶振動子であ
る。場合によっては、ディジタルフィルタ１０及びその
関連部分（破線で囲んだ部分）も含めて集積回路化が行
なわれる。
【０００５】ディジタル入力ＤＩは、一例として各サン
プル毎に１６ビット（１ワード）のデータを含む波形デ
ータであり、データ送付周波数は４４．１ＫＨｚであ
る。また、システムクロック信号φs の周波数は、１
６．９ＭＨｚであり、ディジタルフィルタ１０からノイ
ズシェーパ１２へのデータ送付周波数は、通常ｆs ／２
（例えば８．４５ＭＨｚ）である。
プル毎に１６ビット（１ワード）のデータを含む波形デ
ータであり、データ送付周波数は４４．１ＫＨｚであ
る。また、システムクロック信号φs の周波数は、１
６．９ＭＨｚであり、ディジタルフィルタ１０からノイ
ズシェーパ１２へのデータ送付周波数は、通常ｆs ／２
（例えば８．４５ＭＨｚ）である。
【０００６】ノイズシェーパ１２は、オーバーサンプリ
ングＤＡ変換においてオーバーサンプリング周波数を下
げるために設けられたものである。ノイズシェーパ１２
として１次又は２次のノイズシェーパを用いた場合に
は、ノイズシェーパ出力Ｂとしてパルス密度変調（ビッ
トストリーム）出力が得られ、３次以上のノイズシェー
パを用いた場合には出力Ｂとしてパルス幅変調出力が得
られる。
ングＤＡ変換においてオーバーサンプリング周波数を下
げるために設けられたものである。ノイズシェーパ１２
として１次又は２次のノイズシェーパを用いた場合に
は、ノイズシェーパ出力Ｂとしてパルス密度変調（ビッ
トストリーム）出力が得られ、３次以上のノイズシェー
パを用いた場合には出力Ｂとしてパルス幅変調出力が得
られる。
【０００７】ノイズシェーパ１２では、ディジタル信号
がビット数を下げた表現に変換されるが、このような変
換によって生ずる誤差は、高い周波数領域ほど大きくな
る。すなわち、図５は、ノイズシェーパ１２の理想出力
のパワースペクトラムを示すもので、ノイズシェーピン
グによるノイズパワーは、ｆs ／２の近傍の高周波領域
で最大である。また、低周波領域の単色の鋭いパワー成
分Ｐa は、入力ディジタル信号成分にサイン波となるも
のを与えた場合に得られるものであり、パワー成分Ｐb
は、システムクロック信号φs によるものである。
がビット数を下げた表現に変換されるが、このような変
換によって生ずる誤差は、高い周波数領域ほど大きくな
る。すなわち、図５は、ノイズシェーパ１２の理想出力
のパワースペクトラムを示すもので、ノイズシェーピン
グによるノイズパワーは、ｆs ／２の近傍の高周波領域
で最大である。また、低周波領域の単色の鋭いパワー成
分Ｐa は、入力ディジタル信号成分にサイン波となるも
のを与えた場合に得られるものであり、パワー成分Ｐb
は、システムクロック信号φs によるものである。
【０００８】ノイズシェーパ出力Ｂには、ディジタル処
理を受けた際のゆらぎにより理想状態に諸々のノイズが
加わっているので、出力Ｂを直接ＬＰＦ１８でアナログ
出力に変換するとノイズ成分により誤差が生ずる。そこ
で、ノイズシェーパ出力Ｂを波形整形回路１４でシステ
ムクロック信号φs に基づいて波形整形してからＬＰＦ
１８に供給することによりノイズ成分による誤差を軽減
している。
理を受けた際のゆらぎにより理想状態に諸々のノイズが
加わっているので、出力Ｂを直接ＬＰＦ１８でアナログ
出力に変換するとノイズ成分により誤差が生ずる。そこ
で、ノイズシェーパ出力Ｂを波形整形回路１４でシステ
ムクロック信号φs に基づいて波形整形してからＬＰＦ
１８に供給することによりノイズ成分による誤差を軽減
している。
【０００９】
【発明が解決しようとする課題】上記したＤＡ変換装置
において、ディジタルフィルタ１０の入力及びノイズシ
ェーパの出力の周波数をそれぞれｆi 及びｆo とする
と、ｆo ／ｆi はオーバーサンプリング比と称され、オ
ーバーサンプリング比が大きいほどＳ／Ｎ比が大きい。
一例として、量子化ビット数を２とし且つノイズシェー
パの次数Ｋ＝１〜４とした場合についてオーバーサンプ
リング比とＳ／Ｎ比との関係は図６に示すようになり、
良好なＳ／Ｎ比を得るにはオーバーサンプリング比を大
きくすればよい。
において、ディジタルフィルタ１０の入力及びノイズシ
ェーパの出力の周波数をそれぞれｆi 及びｆo とする
と、ｆo ／ｆi はオーバーサンプリング比と称され、オ
ーバーサンプリング比が大きいほどＳ／Ｎ比が大きい。
一例として、量子化ビット数を２とし且つノイズシェー
パの次数Ｋ＝１〜４とした場合についてオーバーサンプ
リング比とＳ／Ｎ比との関係は図６に示すようになり、
良好なＳ／Ｎ比を得るにはオーバーサンプリング比を大
きくすればよい。
【００１０】例えばＫ＝２として１２０ｄＢのＳ／Ｎ比
を得るためには、図６からオーバーサンプリング比を４
００程度にする必要がある。元のサンプリングが５０Ｋ
Ｈｚで行なわれていると、ノイズシェーピングは４００
×５０ＫＨｚ＝２０ＭＨｚとなり、ノイズシェーピング
のシステムクロック周波数ｆs は２０ＭＨｚとなる。
を得るためには、図６からオーバーサンプリング比を４
００程度にする必要がある。元のサンプリングが５０Ｋ
Ｈｚで行なわれていると、ノイズシェーピングは４００
×５０ＫＨｚ＝２０ＭＨｚとなり、ノイズシェーピング
のシステムクロック周波数ｆs は２０ＭＨｚとなる。
【００１１】このように高い周波数でシステムを動作さ
せるためには、１０，１２，１４，１６等の回路として
高速動作可能なものを用意したり、不要輻射による電波
障害を防止すべくシールド対策を施したりする必要があ
り、構成の複雑化及びコスト増大を免れなかった。
せるためには、１０，１２，１４，１６等の回路として
高速動作可能なものを用意したり、不要輻射による電波
障害を防止すべくシールド対策を施したりする必要があ
り、構成の複雑化及びコスト増大を免れなかった。
【００１２】この発明の目的は、上記したようなオーバ
ーサンプリング型のＤＡ変換装置において、オーバーサ
ンプリング比を低下させても高いＳ／Ｎ比が得られるよ
うにすることにある。
ーサンプリング型のＤＡ変換装置において、オーバーサ
ンプリング比を低下させても高いＳ／Ｎ比が得られるよ
うにすることにある。
【００１３】
【課題を解決するための手段】この発明は、上記したよ
うなオーバーサンプリング型ＤＡ変換装置において、デ
ィジタルフィルタ又はノイズシェーパへのディジタル入
力の値が所定レベル以下であることを検知して検知出力
を発生するレベル検知手段と、このレベル検知手段から
の検知出力に応じて前記ディジタル入力の値を所定量だ
け増大させる入力増大手段と、前記ノイズシェーパから
前記変換手段に至る信号路及び前記変換手段の出力信号
路のうち少なくとも一方の信号路に接続された信号制御
手段であって、前記レベル検知手段からの検知出力に応
じて前記アナログ出力を前記所定量に対応して減少させ
るべく前記少なくとも一方の信号路の信号を制御するも
のとを設けたことを特徴とするものである。
うなオーバーサンプリング型ＤＡ変換装置において、デ
ィジタルフィルタ又はノイズシェーパへのディジタル入
力の値が所定レベル以下であることを検知して検知出力
を発生するレベル検知手段と、このレベル検知手段から
の検知出力に応じて前記ディジタル入力の値を所定量だ
け増大させる入力増大手段と、前記ノイズシェーパから
前記変換手段に至る信号路及び前記変換手段の出力信号
路のうち少なくとも一方の信号路に接続された信号制御
手段であって、前記レベル検知手段からの検知出力に応
じて前記アナログ出力を前記所定量に対応して減少させ
るべく前記少なくとも一方の信号路の信号を制御するも
のとを設けたことを特徴とするものである。
【００１４】
【作用】この発明の構成によれば、所定レベル以下の低
レベルのディジタル入力については、入力値が所定量だ
け増大された形でノイズシェーピングが行なわれるた
め、Ｓ／Ｎ比が改善される。そして、低レベルのディジ
タル入力に対応するアナログ出力については、所定量に
対応して信号及びノイズのレベルが低減されるため、増
大前の入力値に対応した真のアナログ値が得られると共
に、改善されたＳ／Ｎ比がそのまま維持される。
レベルのディジタル入力については、入力値が所定量だ
け増大された形でノイズシェーピングが行なわれるた
め、Ｓ／Ｎ比が改善される。そして、低レベルのディジ
タル入力に対応するアナログ出力については、所定量に
対応して信号及びノイズのレベルが低減されるため、増
大前の入力値に対応した真のアナログ値が得られると共
に、改善されたＳ／Ｎ比がそのまま維持される。
【００１５】このように、オーバーサンプリング比とは
独立にＳ／Ｎ比を向上させることができるので、従来よ
り低いオーバーサンプリング比で従来より高いＳ／Ｎ比
を得ることができる。
独立にＳ／Ｎ比を向上させることができるので、従来よ
り低いオーバーサンプリング比で従来より高いＳ／Ｎ比
を得ることができる。
【００１６】
【実施例】図１は、この発明の一実施例によるオーバー
サンプリング型ＤＡ変換装置の回路構成を示すもので、
図４と同様の部分には同様の符号を付して詳細な説明を
省略する。
サンプリング型ＤＡ変換装置の回路構成を示すもので、
図４と同様の部分には同様の符号を付して詳細な説明を
省略する。
【００１７】図１の回路において、ディジタルフィルタ
１０の出力側には、ディジタル信号Ａを１サンプル毎に
レフ卜方向にビットシフト可能なシフト回路２０が設け
られ、この回路２０の出力ＳＡはノイズシェーパ１２に
供給される。レベル検知回路２２は、システムクロック
信号φs を分周するなどしてタイミング回路２４から発
生されるタイミング信号Ｔm に応じてディジタル信号Ａ
の１サンプル毎に値が所定レベル以下であるか判定する
もので、判定結果が否定的であれば検知出力Ｐとして
“０”の信号を発生し、肯定的であれば“１”の信号を
発生する。判定に用いられる所定レベルは、ノイズレベ
ルを考慮して予め定められている。
１０の出力側には、ディジタル信号Ａを１サンプル毎に
レフ卜方向にビットシフト可能なシフト回路２０が設け
られ、この回路２０の出力ＳＡはノイズシェーパ１２に
供給される。レベル検知回路２２は、システムクロック
信号φs を分周するなどしてタイミング回路２４から発
生されるタイミング信号Ｔm に応じてディジタル信号Ａ
の１サンプル毎に値が所定レベル以下であるか判定する
もので、判定結果が否定的であれば検知出力Ｐとして
“０”の信号を発生し、肯定的であれば“１”の信号を
発生する。判定に用いられる所定レベルは、ノイズレベ
ルを考慮して予め定められている。
【００１８】シフト制御回路２６は、レベル検知回路２
２からの検知出力Ｐに応じてシフト量指定信号Ｑをシフ
ト回路２０に供給するもので、検知出力Ｐが“０”のと
きは信号Ｑによりシフト量としてゼロを指定し、Ｐが
“１”のときは所定ビット数を指定する。シフト量とし
てゼロが指定されると、シフト回路２０は、信号Ａをシ
フトなしで出力ＳＡとして送出する。また、シフト量と
して例えば２ビットが指定されると、シフト回路２０
は、信号Ａの１サンプルを２ビットだけレフトシフトす
ることにより信号Ａの４倍の値を有する出力ＳＡを送出
する。このように所定レベル以下の低レベルのディジタ
ル信号について値を増大してノイズシェーパ１２の入力
とすることによりＳ／Ｎ比を改善することができる。
２からの検知出力Ｐに応じてシフト量指定信号Ｑをシフ
ト回路２０に供給するもので、検知出力Ｐが“０”のと
きは信号Ｑによりシフト量としてゼロを指定し、Ｐが
“１”のときは所定ビット数を指定する。シフト量とし
てゼロが指定されると、シフト回路２０は、信号Ａをシ
フトなしで出力ＳＡとして送出する。また、シフト量と
して例えば２ビットが指定されると、シフト回路２０
は、信号Ａの１サンプルを２ビットだけレフトシフトす
ることにより信号Ａの４倍の値を有する出力ＳＡを送出
する。このように所定レベル以下の低レベルのディジタ
ル信号について値を増大してノイズシェーパ１２の入力
とすることによりＳ／Ｎ比を改善することができる。
【００１９】一方、ＬＰＦ１８の出力側には、バッファ
回路２８を介してＬＰＦ１８からアナログ信号ＡＳを受
取る減衰器３０が設けられ、この減衰器３０の減衰量は
レベル検知回路２２の検知出力Ｐに応じて減衰制御回路
３２により制御されるようになっている。
回路２８を介してＬＰＦ１８からアナログ信号ＡＳを受
取る減衰器３０が設けられ、この減衰器３０の減衰量は
レベル検知回路２２の検知出力Ｐに応じて減衰制御回路
３２により制御されるようになっている。
【００２０】減衰器３０は、一例としてＲ−２Ｒ型抵抗
ラダー網と、この抵抗ラダー網にて抵抗Ｒの直列路に図
示のように接続された制御スイッチＳ0 ，Ｓ1 ，Ｓ2 …
Ｓnとをそなえたもので、任意の制御スイッチＳi （ｉ
＝０〜ｎのいずれか）がオンしたときの出力ＡＯは入力
をＡＳとすればＡＯ＝ＡＳ／２i で表わされる。
ラダー網と、この抵抗ラダー網にて抵抗Ｒの直列路に図
示のように接続された制御スイッチＳ0 ，Ｓ1 ，Ｓ2 …
Ｓnとをそなえたもので、任意の制御スイッチＳi （ｉ
＝０〜ｎのいずれか）がオンしたときの出力ＡＯは入力
をＡＳとすればＡＯ＝ＡＳ／２i で表わされる。
【００２１】減衰制御回路３２は、検知出力Ｐに応じて
スイッチ制御信号Ｓを発生するもので、Ｐが“０”のと
きはスイッチＳ0 をオンすべく信号Ｓを発生し、Ｐが
“１”のときは前述のシフト量を補償すべく予め定めら
れた特定のスイッチをオンするように信号Ｓを発生す
る。前述例のようにシフト量を２ビット（倍率を４倍）
としたときは、Ｐ＝“１”に応じてスイッチＳ2 をオン
すべく信号Ｓが発生され、この結果としてアナログ信号
ＡＳ及びこれに伴うノイズのレベルは１／４倍される。
従って、シフト回路２０で４倍される前の入力値に対応
したアナログ値が得られると共に、シフト回路２０で改
善されたＳ／Ｎ比は信号及びノイズが共に１／４倍され
ることでそのまま維持される。
スイッチ制御信号Ｓを発生するもので、Ｐが“０”のと
きはスイッチＳ0 をオンすべく信号Ｓを発生し、Ｐが
“１”のときは前述のシフト量を補償すべく予め定めら
れた特定のスイッチをオンするように信号Ｓを発生す
る。前述例のようにシフト量を２ビット（倍率を４倍）
としたときは、Ｐ＝“１”に応じてスイッチＳ2 をオン
すべく信号Ｓが発生され、この結果としてアナログ信号
ＡＳ及びこれに伴うノイズのレベルは１／４倍される。
従って、シフト回路２０で４倍される前の入力値に対応
したアナログ値が得られると共に、シフト回路２０で改
善されたＳ／Ｎ比は信号及びノイズが共に１／４倍され
ることでそのまま維持される。
【００２２】図２は、この発明の他の実施例によるオー
バーサンプリング型ＤＡ変換装置を示すもので、図１と
同様の部分には同様の符号を付して詳細な説明を省略す
る。
バーサンプリング型ＤＡ変換装置を示すもので、図１と
同様の部分には同様の符号を付して詳細な説明を省略す
る。
【００２３】図２の実施例の特徴は、減衰制御をディジ
タル段階で行なうようにしたことである。すなわち、ノ
イズシェーパ１２のパルス出力Ｂをパルス幅可変式減衰
器３４に入力し、ここで減衰制御回路３２からの減衰制
御信号ＤＳに応じてシフト量に対応して図３に例示する
ようにパルス幅を減少制御する。例えば、シフト量がゼ
ロの場合は図３のＫ1 に示すように幅Ｗのパルス出力を
送出し、シフト量が１ビットの場合は図３のＫ2 に示す
ように幅Ｗ／２のパルス出力を送出し、シフト量が２ビ
ットの場合は図３のＫ3 に示すように幅Ｗ／４のパルス
出力を送出する。このようにシフト回路２０でのシフト
量に対応して減衰器３４でパルス幅を減少制御すると、
減衰器３４からのＫ1 〜Ｋ3 のようなパルス出力ＫをＬ
ＰＦ１８に通して得られるアナログ出力ＡＯは、Ｋ1 〜
Ｋ3 のようなパルス幅の減少に対応してレベルが低下す
ることになる。
タル段階で行なうようにしたことである。すなわち、ノ
イズシェーパ１２のパルス出力Ｂをパルス幅可変式減衰
器３４に入力し、ここで減衰制御回路３２からの減衰制
御信号ＤＳに応じてシフト量に対応して図３に例示する
ようにパルス幅を減少制御する。例えば、シフト量がゼ
ロの場合は図３のＫ1 に示すように幅Ｗのパルス出力を
送出し、シフト量が１ビットの場合は図３のＫ2 に示す
ように幅Ｗ／２のパルス出力を送出し、シフト量が２ビ
ットの場合は図３のＫ3 に示すように幅Ｗ／４のパルス
出力を送出する。このようにシフト回路２０でのシフト
量に対応して減衰器３４でパルス幅を減少制御すると、
減衰器３４からのＫ1 〜Ｋ3 のようなパルス出力ＫをＬ
ＰＦ１８に通して得られるアナログ出力ＡＯは、Ｋ1 〜
Ｋ3 のようなパルス幅の減少に対応してレベルが低下す
ることになる。
【００２４】この発明は、上記実施例にのみ限定される
ものではなく、種々の改変形態で実施可能なものであ
る。例えば、次のような変更が可能である。
ものではなく、種々の改変形態で実施可能なものであ
る。例えば、次のような変更が可能である。
【００２５】（１）シフト回路２０及びシフト制御回路
２６を含む回路部は、ディジタル信号Ａに対して所定の
係数を乗算して出力ＳＡとして送出するディジタル演算
回路に変更してもよい。
２６を含む回路部は、ディジタル信号Ａに対して所定の
係数を乗算して出力ＳＡとして送出するディジタル演算
回路に変更してもよい。
【００２６】（２）バッファ回路２８、減衰器３０及び
減衰制御回路３２を含む回路部は、アナログ信号ＡＳに
対して所定の係数を乗算して出力ＡＯとして送出するア
ナログ演算回路に変更してもよい。
減衰制御回路３２を含む回路部は、アナログ信号ＡＳに
対して所定の係数を乗算して出力ＡＯとして送出するア
ナログ演算回路に変更してもよい。
【００２７】（３）レベル検知回路２２では、所定レベ
ル以下の入力値範囲を複数の範囲に分割し、各分割範囲
毎にシフト量及び減衰量を制御するようにしてもよい。
すなわち、レベル検知出力Ｐとシフト制御回路出力Ｑと
減衰制御回路出力Ｓとがいずれも３以上の複数の値をと
るようにしてもよい。
ル以下の入力値範囲を複数の範囲に分割し、各分割範囲
毎にシフト量及び減衰量を制御するようにしてもよい。
すなわち、レベル検知出力Ｐとシフト制御回路出力Ｑと
減衰制御回路出力Ｓとがいずれも３以上の複数の値をと
るようにしてもよい。
【００２８】（４）シフト回路２０は、ディジタルフィ
ルタ１０の前段に設け、レベル検知をシフト回路２０の
入力側で行なうようにしてもよい。
ルタ１０の前段に設け、レベル検知をシフト回路２０の
入力側で行なうようにしてもよい。
【００２９】（５）バッファ回路２８及び減衰器３０を
含む回路部は、波形整形回路１４とＬＰＦ１８との間に
設けてもよい。
含む回路部は、波形整形回路１４とＬＰＦ１８との間に
設けてもよい。
【００３０】（６）前記説明では、ディジタル入力レベ
ルの１サンプル値（瞬時値）に関する説明となったが、
この説明は複数のディジタル入力からなる波形の入力レ
ベル、例えばサイン波の入力レベルに拡張できる。すな
わち、サイン波の入力レベルがある値より小さいとき、
その波形を構成するディジタル入力をシフト拡大し、ア
ナログ減衰器で減衰させるようにしてもよい。
ルの１サンプル値（瞬時値）に関する説明となったが、
この説明は複数のディジタル入力からなる波形の入力レ
ベル、例えばサイン波の入力レベルに拡張できる。すな
わち、サイン波の入力レベルがある値より小さいとき、
その波形を構成するディジタル入力をシフト拡大し、ア
ナログ減衰器で減衰させるようにしてもよい。
【００３１】
【発明の効果】以上のように、この発明によれば、ディ
ジタルフィルタ又はノイズシェーパへのディジタル入力
値が所定レベル以下であることを検知してディジタル入
力値を所定量だけ増大させると共にアナログ出力を該所
定量に対応して減少させることによりＳ／Ｎ比の向上を
図ったので、オーバーサンプリング比を低下させること
ができ、構成簡単で低コストのオーバーサンプリング型
ＤＡ変換装置を実現可能となる効果が得られるものであ
る。
ジタルフィルタ又はノイズシェーパへのディジタル入力
値が所定レベル以下であることを検知してディジタル入
力値を所定量だけ増大させると共にアナログ出力を該所
定量に対応して減少させることによりＳ／Ｎ比の向上を
図ったので、オーバーサンプリング比を低下させること
ができ、構成簡単で低コストのオーバーサンプリング型
ＤＡ変換装置を実現可能となる効果が得られるものであ
る。
【図１】 この発明の一実施例によるＤＡ変換装置を示
すブロック図である。
すブロック図である。
【図２】 他の実施例によるＤＡ変換装置を示すブロッ
ク図である。
ク図である。
【図３】 図２の装置の動作を説明するための信号波形
図である。
図である。
【図４】 従来のＤＡ変換装置の一例を示すブロック図
である。
である。
【図５】 ノイズシェーパ出力のパワースペクトラムを
示すグラフである。
示すグラフである。
【図６】 Ｓ／Ｎ比のオーバーサンプリング比依存性を
示すグラフである。
示すグラフである。
１０…ディジタルフィルタ、１２…ノイズシェーパ、１
４…波形整形回路、１６…クロック発生器、１８…ロー
パスフィルタ、２０…シフト回路、２２…レベル検知回
路、２４…タイミング回路、２６…シフト制御回路、２
８…バッファ回路、３０…減衰器、３２…減衰制御回
路、３４…パルス幅可変型減衰器。
４…波形整形回路、１６…クロック発生器、１８…ロー
パスフィルタ、２０…シフト回路、２２…レベル検知回
路、２４…タイミング回路、２６…シフト制御回路、２
８…バッファ回路、３０…減衰器、３２…減衰制御回
路、３４…パルス幅可変型減衰器。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 星 十郎 静岡県浜松市中沢町10番１号ヤマハ株式会 社内 (72)発明者 岸井 達也 静岡県浜松市中沢町10番１号ヤマハ株式会 社内 (72)発明者 森田 久仁昭 静岡県浜松市中沢町10番１号ヤマハ株式会 社内
Claims (2)
- 【請求項１】（ａ）オーバーサンプリングされたマルチ
ビットのディジタル入力をデルタシグマ変調することに
よりビット数の低下したディジタル信号を送出するノイ
ズシェーパと、 （ｂ）このノイズシェーパからのディジタル信号を前記
ディジタル入力に対応したアナログ出力に変換する変換
手段とをそなえたＤＡ変換装置において、 （ｃ）前記ディジタル入力の値が所定レベル以下である
ことを検知して検知出力を発生するレベル検知手段と、 （ｄ）このレベル検知手段からの検知出力に応じて前記
ディジタル入力の値を所定量だけ増大させる入力増大手
段と、 （ｅ）前記ノイズシェーパから前記変換手段に至る信号
路及び前記変換手段の出力信号路のうち少なくとも一方
の信号路に接続された信号制御手段であって、前記レベ
ル検知手段からの検知出力に応じて前記アナログ出力を
前記所定量に対応して減少させるべく前記少なくとも一
方の信号路の信号を制御するものとを設けたことを特徴
とするＤＡ変換装置。 - 【請求項２】（ａ）マルチビットのディジタル入力をオ
ーバーサンプリングして送出するディジタルフィルタ
と、 （ｂ）このディジタルフィルタからのディジタル信号を
デルタシグマ変調することによりビット数の低下したデ
ィジタル信号を送出するノイズシェーパと、 （ｃ）このノイズシェーパからのディジタル信号を前記
ディジタル入力に対応したアナログ出力に変換する変換
手段とをそなえたＤＡ変換装置において、 （ｄ）前記ディジタル入力の値が所定レベル以下である
ことを検知して検知出力を発生するレベル検知手段と、 （ｅ）このレベル検知手段からの検知出力に応じて前記
ディジタル入力の値を所定量だけ増大させる入力増大手
段と、 （ｆ）前記ノイズシェーパから前記変換手段に至る信号
路及び前記変換手段の出力信号路のうち少なくとも一方
の信号路に接続された信号制御手段であって、前記レベ
ル検知手段からの検知出力に応じて前記アナログ出力を
前記所定量に対応して減少させるべく前記少なくとも一
方の信号路の信号を制御するものとを設けたことを特徴
とするＤＡ変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28079191A JPH0567976A (ja) | 1990-10-03 | 1991-10-01 | Ｄａ変換装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26586990 | 1990-10-03 | ||
| JP2-265869 | 1990-10-03 | ||
| JP28079191A JPH0567976A (ja) | 1990-10-03 | 1991-10-01 | Ｄａ変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0567976A true JPH0567976A (ja) | 1993-03-19 |
Family
ID=26547182
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28079191A Pending JPH0567976A (ja) | 1990-10-03 | 1991-10-01 | Ｄａ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0567976A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004040770A1 (ja) * | 2002-10-29 | 2004-05-13 | Sharp Kabushiki Kaisha | デジタル信号処理装置及び音声信号再生装置 |
| US10056915B2 (en) | 2015-07-16 | 2018-08-21 | Semiconductor Components Industries, Llc | Digital-to-analog converter |
-
1991
- 1991-10-01 JP JP28079191A patent/JPH0567976A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004040770A1 (ja) * | 2002-10-29 | 2004-05-13 | Sharp Kabushiki Kaisha | デジタル信号処理装置及び音声信号再生装置 |
| US7038606B2 (en) | 2002-10-29 | 2006-05-02 | Sharp Kabushiki Kaisha | Digital signal processing device and audio signal reproduction device |
| US10056915B2 (en) | 2015-07-16 | 2018-08-21 | Semiconductor Components Industries, Llc | Digital-to-analog converter |
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