JPH0568021A - パリテイ比較回路 - Google Patents
パリテイ比較回路Info
- Publication number
- JPH0568021A JPH0568021A JP3227554A JP22755491A JPH0568021A JP H0568021 A JPH0568021 A JP H0568021A JP 3227554 A JP3227554 A JP 3227554A JP 22755491 A JP22755491 A JP 22755491A JP H0568021 A JPH0568021 A JP H0568021A
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- Japan
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- parity
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- Pending
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- 238000010586 diagram Methods 0.000 description 6
- 206010044048 Tooth missing Diseases 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 3
- 230000000630 rising effect Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Detection And Prevention Of Errors In Transmission (AREA)
Abstract
(57)【要約】
【目的】 パリティ比較回路を１つにして、回路規模を
減少させることにある。 【構成】 第１入力端子１に多重化した入力信号を加
え、各チャネル毎に、パリティ計算部３で計算し、パリ
ティ計算結果を第２入力端子２からのクロック信号のタ
イミングで、各チャネル毎に、第１レジスタ４に保持す
る。１フレームの範囲の計算が終ると、その結果を、第
４入力端子６に加えた歯抜けクロック信号のＴ１のタイ
ミングで、第２シフトレジスタ１０に保持する。第２シ
フトレジスタ１０に保持したパリティ計算結果と、入力
信号内のＰ１〜Ｐｎとをパリティ比較部８により比較
し、第２シフトレジスタ１０に再度保持する。最後に、
第５入力端子７に加えた第２セレクタ信号を第２セレク
タ回路１１に加えることにより、第２シフトレジスタ１
０に保持したパリティ比較結果を、エラー情報として、
出力端子１２から出力する。
減少させることにある。 【構成】 第１入力端子１に多重化した入力信号を加
え、各チャネル毎に、パリティ計算部３で計算し、パリ
ティ計算結果を第２入力端子２からのクロック信号のタ
イミングで、各チャネル毎に、第１レジスタ４に保持す
る。１フレームの範囲の計算が終ると、その結果を、第
４入力端子６に加えた歯抜けクロック信号のＴ１のタイ
ミングで、第２シフトレジスタ１０に保持する。第２シ
フトレジスタ１０に保持したパリティ計算結果と、入力
信号内のＰ１〜Ｐｎとをパリティ比較部８により比較
し、第２シフトレジスタ１０に再度保持する。最後に、
第５入力端子７に加えた第２セレクタ信号を第２セレク
タ回路１１に加えることにより、第２シフトレジスタ１
０に保持したパリティ比較結果を、エラー情報として、
出力端子１２から出力する。
Description
【０００１】
【産業上の利用分野】本発明は、ｎ多重化されたディジ
タル信号をｎ本の一重化されたディジタル信号に変換
し、ｎ本それぞれについて、パリティ比較を行い、伝送
路のビットの誤りを判定するパリティ比較回路に関す
る。
タル信号をｎ本の一重化されたディジタル信号に変換
し、ｎ本それぞれについて、パリティ比較を行い、伝送
路のビットの誤りを判定するパリティ比較回路に関す
る。
【０００２】
【従来の技術】従来のパリティ比較回路は、ｎ多重信号
を直列−並列変換回路により、ｎ本の並列信号に分けら
れ、各ｎ本の一重信号に対し、パリティ計算部及びパリ
ティ比較部を有している。図４及び図５を使用して、動
作を以下に説明する。
を直列−並列変換回路により、ｎ本の並列信号に分けら
れ、各ｎ本の一重信号に対し、パリティ計算部及びパリ
ティ比較部を有している。図４及び図５を使用して、動
作を以下に説明する。
【０００３】入力端子１５に加えられた入力信号は、直
列−並列変換回路１６により、図５に示すように、ｎ本
の並列信号に分解され、各並列信号１７毎に、パリティ
計算部２２で１フレームのうち、Ａの部分の演算を行
う。その結果、第１保持回路２３に加えられたｎ分周ク
ロック信号１８により、パリティ計算部２２での演算結
果を、第１保持回路２３に保持する。そして、Ａの範囲
の計算が終ったところで、「１」なる第１セレクト信号
１９が第１セレクタ回路２５に加えられ、歯抜けクロッ
ク信号２０がタイミングＴ１で第２保持回路２６に加え
られることにより、第１保持回路２３の保持効果を第２
保持回路２６に書き込む。「０」なる第１セレクト信号
１９が第１セレクタ回路２５に加えられ、歯抜けクロッ
ク信号２０がタイミングＴ２で第２保持回路２６に加え
られることにより、第２保持回路２６に書き込まれたも
のをパリティ比較部２４に加え、並列信号１７のＰ１を
パリティ比較部２４に加えることにより、第２保持回路
２６に書き込まれたものと、並列信号１７のＰ１を比較
し、歯抜けクロック信号２０のタイミングで再度第２保
持回路２６で保持する。次に、第２セレクト信号２１が
タイミングＴ３で第２セレクタ回路２７に加えられるこ
とにより、第２保持回路２６に保持されていたパリティ
比較した結果が、エラー情報として出力端子２８から出
力される。
列−並列変換回路１６により、図５に示すように、ｎ本
の並列信号に分解され、各並列信号１７毎に、パリティ
計算部２２で１フレームのうち、Ａの部分の演算を行
う。その結果、第１保持回路２３に加えられたｎ分周ク
ロック信号１８により、パリティ計算部２２での演算結
果を、第１保持回路２３に保持する。そして、Ａの範囲
の計算が終ったところで、「１」なる第１セレクト信号
１９が第１セレクタ回路２５に加えられ、歯抜けクロッ
ク信号２０がタイミングＴ１で第２保持回路２６に加え
られることにより、第１保持回路２３の保持効果を第２
保持回路２６に書き込む。「０」なる第１セレクト信号
１９が第１セレクタ回路２５に加えられ、歯抜けクロッ
ク信号２０がタイミングＴ２で第２保持回路２６に加え
られることにより、第２保持回路２６に書き込まれたも
のをパリティ比較部２４に加え、並列信号１７のＰ１を
パリティ比較部２４に加えることにより、第２保持回路
２６に書き込まれたものと、並列信号１７のＰ１を比較
し、歯抜けクロック信号２０のタイミングで再度第２保
持回路２６で保持する。次に、第２セレクト信号２１が
タイミングＴ３で第２セレクタ回路２７に加えられるこ
とにより、第２保持回路２６に保持されていたパリティ
比較した結果が、エラー情報として出力端子２８から出
力される。
【０００４】
【発明が解決しようとする課題】この従来のパリティ比
較回路では、ｎ多重信号を直列−並列変換回路により、
ｎ本の並列信号にし、ｎ本の並列信号それぞれに、パリ
ティ比較回路を設けているため、回路規模が大きくなる
という問題点があった。
較回路では、ｎ多重信号を直列−並列変換回路により、
ｎ本の並列信号にし、ｎ本の並列信号それぞれに、パリ
ティ比較回路を設けているため、回路規模が大きくなる
という問題点があった。
【０００５】本発明の目的は、パリティ比較回路を１つ
にして、回路規模を減少させることにある。
にして、回路規模を減少させることにある。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、第１入力端子に多重化した入力信号を加
え、各チャネル毎に、パリティ計算部で計算し、パリテ
ィ計算結果を第２入力端子からのクロック信号のタイミ
ングで、各チャネル毎に、第１シフトレジスタに保持
し、１フレームの範囲の計算が終ると、その結果を、第
４入力端子に加えた歯抜けクロック信号のＴ１のタイミ
ングで、第２シフトレジスタに保持し、第２シフトレジ
スタに保持したパリティ計算結果と、入力信号内のＰ１
〜Ｐｎとをパリティ比較部により比較し、第２シフトレ
ジスタに再度保持し、第５入力端子に加えた第２セレク
ト信号を第２セレクタ回路に加えることにより、第２シ
フトレジスタに保持したパリティ比較結果を、エラー情
報として第２セレクタ回路から出力するようにしたもの
である。
に、本発明は、第１入力端子に多重化した入力信号を加
え、各チャネル毎に、パリティ計算部で計算し、パリテ
ィ計算結果を第２入力端子からのクロック信号のタイミ
ングで、各チャネル毎に、第１シフトレジスタに保持
し、１フレームの範囲の計算が終ると、その結果を、第
４入力端子に加えた歯抜けクロック信号のＴ１のタイミ
ングで、第２シフトレジスタに保持し、第２シフトレジ
スタに保持したパリティ計算結果と、入力信号内のＰ１
〜Ｐｎとをパリティ比較部により比較し、第２シフトレ
ジスタに再度保持し、第５入力端子に加えた第２セレク
ト信号を第２セレクタ回路に加えることにより、第２シ
フトレジスタに保持したパリティ比較結果を、エラー情
報として第２セレクタ回路から出力するようにしたもの
である。
【０００７】
【実施例】次に、本発明について、図面を参照して説明
する。
する。
【０００８】図１は本発明の一実施例のブロック図であ
る。図１において、第１入力端子１に多重化された入力
信号が加えられると、入力信号は、各チャネル毎に、パ
リティ計算部３で計算され、そのパリティ計算結果は、
第１シフトレジスタ４に入力される。第１シフトレジス
タ４には、第２入力端子２からクロック信号が入力され
ているので、パリティ計算部３で計算された入力信号
は、クロック信号のタイミングで、各チャネル毎に、第
１シフトレジスタ４に保持される。
る。図１において、第１入力端子１に多重化された入力
信号が加えられると、入力信号は、各チャネル毎に、パ
リティ計算部３で計算され、そのパリティ計算結果は、
第１シフトレジスタ４に入力される。第１シフトレジス
タ４には、第２入力端子２からクロック信号が入力され
ているので、パリティ計算部３で計算された入力信号
は、クロック信号のタイミングで、各チャネル毎に、第
１シフトレジスタ４に保持される。
【０００９】第１シフトレジスタ４は、図２に示すよう
に、第１保持回路、第２保持回路、……、第ｎ保持回路
で構成されている。動作としては、入力端子１４から入
力されたクロック信号のタイミングで、入力端子１３か
らＤ（ｎ）が入力され、Ｄ（ｎ）＝Ｄ（ｎ−１）、Ｄ
（ｎ−１）＝Ｄ（ｎ−２）、……、Ｄ（２）＝Ｄ
（１）、Ｄ（１）＝Ｄ（０）の順に、情報がシフトする
ものである。
に、第１保持回路、第２保持回路、……、第ｎ保持回路
で構成されている。動作としては、入力端子１４から入
力されたクロック信号のタイミングで、入力端子１３か
らＤ（ｎ）が入力され、Ｄ（ｎ）＝Ｄ（ｎ−１）、Ｄ
（ｎ−１）＝Ｄ（ｎ−２）、……、Ｄ（２）＝Ｄ
（１）、Ｄ（１）＝Ｄ（０）の順に、情報がシフトする
ものである。
【００１０】図３に示す１フレームＡの範囲の計算が終
ると、１フレームＡは、第４入力端子６に加えられた歯
抜けクロック信号のＴ１のタイミングで、第２シフトレ
ジスタ１０に保持される。第２シフトレジスタ１０は、
第１シフトレジスタ４と同様に構成されている。第３入
力端子５に加えられた第１セレクト信号は、第１セレク
タ回路９に加えられ、第１セレクト信号の「１」となる
Ｔ２のタイミングにより、第２シフトレジスタ１０にＴ
１のタイミングで保持したパリティ計算結果と、入力信
号内のＰ１〜Ｐｎとが、パリティ比較部８により、それ
ぞれのチャネル毎に比較され、第２シフトレジスタ１０
に再度保持される（第４入力端子６に加えられた歯抜け
クロック信号の立ち上がり１ビット目で、第１チャネル
のパリティ計算結果とＰ１が比較され、第２シフトレジ
スタ１０の第１保持回路に保持される。次の歯抜けクロ
ック信号の立ち上がりで、第２チャネルのパリティ計算
結果とＰ２とが比較され、第２シフトレジスタ１０の第
１保持回路に保持されている第１チャネルの情報が第２
保持回路に保持され、第２チャネルの情報が第１保持回
路に保持される。以下、第ｎチャネルまで続き、パリテ
ィ比較結果が、第２シフトレジスタ１０に保持され
る。）。
ると、１フレームＡは、第４入力端子６に加えられた歯
抜けクロック信号のＴ１のタイミングで、第２シフトレ
ジスタ１０に保持される。第２シフトレジスタ１０は、
第１シフトレジスタ４と同様に構成されている。第３入
力端子５に加えられた第１セレクト信号は、第１セレク
タ回路９に加えられ、第１セレクト信号の「１」となる
Ｔ２のタイミングにより、第２シフトレジスタ１０にＴ
１のタイミングで保持したパリティ計算結果と、入力信
号内のＰ１〜Ｐｎとが、パリティ比較部８により、それ
ぞれのチャネル毎に比較され、第２シフトレジスタ１０
に再度保持される（第４入力端子６に加えられた歯抜け
クロック信号の立ち上がり１ビット目で、第１チャネル
のパリティ計算結果とＰ１が比較され、第２シフトレジ
スタ１０の第１保持回路に保持される。次の歯抜けクロ
ック信号の立ち上がりで、第２チャネルのパリティ計算
結果とＰ２とが比較され、第２シフトレジスタ１０の第
１保持回路に保持されている第１チャネルの情報が第２
保持回路に保持され、第２チャネルの情報が第１保持回
路に保持される。以下、第ｎチャネルまで続き、パリテ
ィ比較結果が、第２シフトレジスタ１０に保持され
る。）。
【００１１】最後に、第５入力端子７に加えられた第２
セレクト信号が第２セレクタ回路１１に加えられること
により、第２シフトレジスタ１０に保持されたパリティ
比較結果が、エラー情報として、出力端子１２から出力
される。
セレクト信号が第２セレクタ回路１１に加えられること
により、第２シフトレジスタ１０に保持されたパリティ
比較結果が、エラー情報として、出力端子１２から出力
される。
【００１２】
【発明の効果】以上説明したように、本発明は、シフト
レジスタを使用してパリティ計算及びパリティ比較を直
列処理したので、パリティ比較回路が１つになり、回路
規模が減少するという結果が得られる。
レジスタを使用してパリティ計算及びパリティ比較を直
列処理したので、パリティ比較回路が１つになり、回路
規模が減少するという結果が得られる。
【図１】本発明の一実施例のブロック図である。
【図２】本発明の一実施例に用いられている第１シフト
レジスタと第２シフトレジスタの構成を示す図である。
レジスタと第２シフトレジスタの構成を示す図である。
【図３】本発明の一実施例のタイムチャートを示す図で
ある。
ある。
【図４】従来のパリティ比較回路のブロック図である。
【図５】従来のパリティ比較回路のタイムチャートを示
す図である。
す図である。
１ 第１入力端子 ２ 第２入力端子 ３ パリティ計算部 ４ 第１シフトレジスタ ５ 第３入力端子 ６ 第４入力端子 ７ 第５入力端子 ８ パリティ比較部 ９ 第１セレクタ回路 １０ 第２シフトレジスタ １１ 第２セレクタ回路 １２ 出力端子
Claims (3)
- 【請求項１】第１入力端子に多重化した入力信号を加
え、各チャネル毎に、パリティ計算部で計算し、パリテ
ィ計算結果を第２入力端子からのクロック信号のタイミ
ングで、各チャネル毎に、第１シフトレジスタに保持
し、１フレームの範囲の計算が終ると、その結果を、第
４入力端子に加えた歯抜けクロック信号のＴ１のタイミ
ングで、第２シフトレジスタに保持し、第２シフトレジ
スタに保持したパリティ計算結果と、入力信号内のＰ１
〜Ｐｎとをパリティ比較部により比較し、第２シフトレ
ジスタに再度保持し、第５入力端子に加えた第２セレク
ト信号を第２セレクタ回路に加えることにより、第２シ
フトレジスタに保持したパリティ比較結果を、エラー情
報として第２セレクタ回路から出力するようにしたこと
を特徴とするパリティ比較回路。 - 【請求項２】シフトレジスタを用いたことを特徴とする
パリティ比較回路。 - 【請求項３】シフトレジスタがｎ個の保持回路から構成
されている請求項２記載のパリティ比較回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3227554A JPH0568021A (ja) | 1991-09-09 | 1991-09-09 | パリテイ比較回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3227554A JPH0568021A (ja) | 1991-09-09 | 1991-09-09 | パリテイ比較回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0568021A true JPH0568021A (ja) | 1993-03-19 |
Family
ID=16862726
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3227554A Pending JPH0568021A (ja) | 1991-09-09 | 1991-09-09 | パリテイ比較回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0568021A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7512167B2 (en) * | 2004-09-24 | 2009-03-31 | Sanyo Electric Co., Ltd. | Integrated semiconductor laser device and method of fabricating the same |
-
1991
- 1991-09-09 JP JP3227554A patent/JPH0568021A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7512167B2 (en) * | 2004-09-24 | 2009-03-31 | Sanyo Electric Co., Ltd. | Integrated semiconductor laser device and method of fabricating the same |
| US7961768B2 (en) | 2004-09-24 | 2011-06-14 | Sanyo Electric Co., Ltd. | Integrated semiconductor laser device and method of fabricating the same |
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