JPS6313409A - 自動利得制御回路 - Google Patents
自動利得制御回路Info
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- JPS6313409A JPS6313409A JP15666286A JP15666286A JPS6313409A JP S6313409 A JPS6313409 A JP S6313409A JP 15666286 A JP15666286 A JP 15666286A JP 15666286 A JP15666286 A JP 15666286A JP S6313409 A JPS6313409 A JP S6313409A
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- JP
- Japan
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- circuit
- amplifier
- rfa
- control circuit
- automatic gain
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- Pending
Links
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Landscapes
- Control Of Amplification And Gain Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、受信機に用いられる自動利得制御回路に関す
る。
る。
ラジオ受信機では電界強度の変動による音声出力の変動
を防ぐため、自動利得制御（Ａ Ｇ Ｃ）回路が広く用
いられている。ＡＭチューナの場合のＡＧＣ回路を第２
図、に示す。トランジスタＱ１、抵抗Ｒ７、キャパシタ
Ｃ２は高周波増幅段を示し、アンテナ入力はこ＼で増幅
されたのち、周波数変換、中間周波増幅、検波などの処
理回路ＳＰに入り、検波出力は図示しない低周波増幅段
を介してスピーカへ入力するが、検波出力はまた抵抗Ｒ
１〜Ｒ：＋、−ｔ−ヤパシタＣ１からなるローパスフィ
ルタＬＰＦを通してトランジスタＱ２に入力する。
を防ぐため、自動利得制御（Ａ Ｇ Ｃ）回路が広く用
いられている。ＡＭチューナの場合のＡＧＣ回路を第２
図、に示す。トランジスタＱ１、抵抗Ｒ７、キャパシタ
Ｃ２は高周波増幅段を示し、アンテナ入力はこ＼で増幅
されたのち、周波数変換、中間周波増幅、検波などの処
理回路ＳＰに入り、検波出力は図示しない低周波増幅段
を介してスピーカへ入力するが、検波出力はまた抵抗Ｒ
１〜Ｒ：＋、−ｔ−ヤパシタＣ１からなるローパスフィ
ルタＬＰＦを通してトランジスタＱ２に入力する。
トランジ、スタＱ２は抵抗Ｒ４，Ｒ５と共に比較及び駆
動回路を構成し、ＬＰＦ部の出力がトランジスタＱ２の
ベース・エミッタ電圧ＶＢＥを越えると導通を始め、抵
抗Ｒ４に対する分路を構成して、抵抗Ｒ４，Ｒ５による
電源Ｖｃｃの分圧出力を低下させる。この分圧出力は抵
抗Ｒ６を介してトランジスタＱ１のベースに入り、該ト
ランジスタのベースバイアスを変え、ひいては該トラン
ジスタの利得を変える。多くの場合リバースＡＧＣとし
、バイアス電流を下げることにより高周波増幅段の利得
を下げている。
動回路を構成し、ＬＰＦ部の出力がトランジスタＱ２の
ベース・エミッタ電圧ＶＢＥを越えると導通を始め、抵
抗Ｒ４に対する分路を構成して、抵抗Ｒ４，Ｒ５による
電源Ｖｃｃの分圧出力を低下させる。この分圧出力は抵
抗Ｒ６を介してトランジスタＱ１のベースに入り、該ト
ランジスタのベースバイアスを変え、ひいては該トラン
ジスタの利得を変える。多くの場合リバースＡＧＣとし
、バイアス電流を下げることにより高周波増幅段の利得
を下げている。
この場合、利得は下がり、次段での歪は少なくなるが、
高周波増幅段Ｑ１での歪は改善しない。
高周波増幅段Ｑ１での歪は改善しない。
従って入力にダンピング回路を追加する等により改善し
ている場合もある。いずれの場合も、Ｓ／Ｎ低下を招く
。
ている場合もある。いずれの場合も、Ｓ／Ｎ低下を招く
。
それ数本発明は、歪率のよい増幅器及びＡＧＣ回路を提
供しようとするものである。
供しようとするものである。
負帰還増幅器で負帰還量を増加させると歪率が改善し、
Ｓ／Ｈの低下もない。この場合無歪の可変抵抗素子を必
要とするが、これは抵抗とスイッチで構成でき、抵抗ス
イッチング式の可変抵抗はＩＣ化可能で、回路の小型化
も容易である。本発明はか＼る点に着目してなされた。
Ｓ／Ｈの低下もない。この場合無歪の可変抵抗素子を必
要とするが、これは抵抗とスイッチで構成でき、抵抗ス
イッチング式の可変抵抗はＩＣ化可能で、回路の小型化
も容易である。本発明はか＼る点に着目してなされた。
第１図に本発明の構成を示す。ＲＦＡは第２図ではＱ＋
として略示した高周波増幅器で、本回路では演算（差動
）増幅器からなる。アンテナＡＮＴの受信出力は放送波
周波数帯だけを通すバンドパスフィルタＢＰＦを通して
高周波増幅器ＲＦＡに入り、増幅された後処理回路ＳＰ
で周波数変換、中間周波数増幅、検波等され、図示しな
い低周波増幅器を通ってスピーカへ導かれる。検波出力
はまたＡＧＣに使用されるが、本発明ではこのＡＧｃ回
ｔｉをレベル検出回路Ｐ ２ ａ ｓローパスフィルタ
Ｐ２ｂ、比較器Ｐ２ｃ、コントローラＣＴＬ＋、ＲＦＡ
の帰還量制御回路ＦＣ＋で構成する。帰還量制御回路Ｐ
ＣＩは複数個の抵抗とそれらを相互に接続／開放、グラ
ンドへ接続／開放するスイッチからなり、コントローラ
ＣＴＬ＋は該スイッチ制御用の複数ビット出力を生じる
。
として略示した高周波増幅器で、本回路では演算（差動
）増幅器からなる。アンテナＡＮＴの受信出力は放送波
周波数帯だけを通すバンドパスフィルタＢＰＦを通して
高周波増幅器ＲＦＡに入り、増幅された後処理回路ＳＰ
で周波数変換、中間周波数増幅、検波等され、図示しな
い低周波増幅器を通ってスピーカへ導かれる。検波出力
はまたＡＧＣに使用されるが、本発明ではこのＡＧｃ回
ｔｉをレベル検出回路Ｐ ２ ａ ｓローパスフィルタ
Ｐ２ｂ、比較器Ｐ２ｃ、コントローラＣＴＬ＋、ＲＦＡ
の帰還量制御回路ＦＣ＋で構成する。帰還量制御回路Ｐ
ＣＩは複数個の抵抗とそれらを相互に接続／開放、グラ
ンドへ接続／開放するスイッチからなり、コントローラ
ＣＴＬ＋は該スイッチ制御用の複数ビット出力を生じる
。
このＡＧＣ回路では負帰還増幅器の負帰還量を信号レベ
ルに応じて変化させることで自動利得制御するので、歪
率が改善し、Ｓ／Ｈの低下もない。
ルに応じて変化させることで自動利得制御するので、歪
率が改善し、Ｓ／Ｈの低下もない。
制御は、検波出力をレベル検出し、ＬＰＦを通したちの
Ｖｉｌが基準値Ｖｒ１以上か以下かにより行なわれ、以
上のときコントローラＣＴＬ＋は帰還量を増加させる複
数ビット信号を帰還量制御回路ＦＣ１へ与え、以下のと
きはこの逆にすることで行なわれる。ローパスフィルタ
Ｐ２ｂは検波出力レベルを平滑化し、数１０ｍ５の時間
の平均信号レベルを持つ出力Ｖｉ１を生じる。これらの
回路の具体例及びその動作の詳細を次に説明する。
Ｖｉｌが基準値Ｖｒ１以上か以下かにより行なわれ、以
上のときコントローラＣＴＬ＋は帰還量を増加させる複
数ビット信号を帰還量制御回路ＦＣ１へ与え、以下のと
きはこの逆にすることで行なわれる。ローパスフィルタ
Ｐ２ｂは検波出力レベルを平滑化し、数１０ｍ５の時間
の平均信号レベルを持つ出力Ｖｉ１を生じる。これらの
回路の具体例及びその動作の詳細を次に説明する。
第３図に第１図の具体例を示す。これは第５図に示すよ
うにアンテナＡＮＴの出力をＢＰＦに通し、ＲＦＡで増
幅したものをアナログ／ディジタル変換器ＡＤＣでディ
ジタル信号に変換し、ディジタル シグナル プロセッ
サＤＳＰで選局、検波、雑音除去、高低音調整し、ディ
ジタル／アナログ変換器ＤＡＣでアナログ信号に戻し、
パワーアンプＰＡで増幅し、スピーカＳＰを鳴らす型式
のラジオ受信機に適用したもので、別途提案したその要
部具体例を第４図に示す。
うにアンテナＡＮＴの出力をＢＰＦに通し、ＲＦＡで増
幅したものをアナログ／ディジタル変換器ＡＤＣでディ
ジタル信号に変換し、ディジタル シグナル プロセッ
サＤＳＰで選局、検波、雑音除去、高低音調整し、ディ
ジタル／アナログ変換器ＤＡＣでアナログ信号に戻し、
パワーアンプＰＡで増幅し、スピーカＳＰを鳴らす型式
のラジオ受信機に適用したもので、別途提案したその要
部具体例を第４図に示す。
先ず第４図を説明すると、ＢＰＦは図示のように放送周
波数帯、ＡＭ放送なら５３０Ｋ Ｈｚ 〜１６２０ＫＨ
ｚの範囲を通し、それ以外を遮断する。アナログアンプ
である高周波増幅器ＲＦＡは、その帰還路に帰還量制御
回路ＰＣＩ、ＦＣ２が設けられる。帰還量制御回路（Ｆ
ＢＣ）ＰＣｌ、Ｆｅ２は第６図に示すように抵抗Ｒ１，
Ｒ２，・・・・・・をスイッチＳｌ、Ｓ２．・・・・・
・で挿脱しまたグランドへ接続／開放する型のものであ
り、スイッチＳｌ、Ｓ２゜・・・・・・はコントローラ
ＣＴＬの出力により開閉される。本例ではコントローラ
ＣＴＬは１２ビツトを出力し、スイッチ３１．Ｓ２．
・・・・・・は１２１１１ある。
波数帯、ＡＭ放送なら５３０Ｋ Ｈｚ 〜１６２０ＫＨ
ｚの範囲を通し、それ以外を遮断する。アナログアンプ
である高周波増幅器ＲＦＡは、その帰還路に帰還量制御
回路ＰＣＩ、ＦＣ２が設けられる。帰還量制御回路（Ｆ
ＢＣ）ＰＣｌ、Ｆｅ２は第６図に示すように抵抗Ｒ１，
Ｒ２，・・・・・・をスイッチＳｌ、Ｓ２．・・・・・
・で挿脱しまたグランドへ接続／開放する型のものであ
り、スイッチＳｌ、Ｓ２゜・・・・・・はコントローラ
ＣＴＬの出力により開閉される。本例ではコントローラ
ＣＴＬは１２ビツトを出力し、スイッチ３１．Ｓ２．
・・・・・・は１２１１１ある。
コントローラ出力Ｓ１〜Ｓ１２は１２ビツトのバイナリ
コード（Ｂ ＣＤ）を構成し、そのｏｏｏｏｏｏｏ。
コード（Ｂ ＣＤ）を構成し、そのｏｏｏｏｏｏｏ。
ｏｏｏｏ〜１１１１１１１１１１１１に応じて伝送量は
第６図（ｂ）に示すように直線的に変化するように抵抗
値Ｒ＋。
第６図（ｂ）に示すように直線的に変化するように抵抗
値Ｒ＋。
Ｒ２１・・・・・・を選択しておく。帰還量制御回路Ｆ
Ｃ１、Ｆｅ２の伝送量（負帰還量）をβとすると、高周
波増幅器ＲＦＡの利得ＣＶはｌ／βになり、抵抗値で定
まり、歪の少ないものになる。
Ｃ１、Ｆｅ２の伝送量（負帰還量）をβとすると、高周
波増幅器ＲＦＡの利得ＣＶはｌ／βになり、抵抗値で定
まり、歪の少ないものになる。
帰還量制御回路ＰＣＩはＡＧＣ用で（第１図のＰＣＩと
同じ）、入力レベルの長時間（数１０ｍ５）平均に応じ
て伝送量を決定する。また帰還量制御回路ＦＣ２はデー
タ用（ＤＳＰ用）で、各瞬時々々の入力レベルに応じて
制御され、比較器ＣＯ肝の出力のＨ，Ｌの切換ねり目と
なるＦｅ２のコード値をＡ／Ｄ変換値として出力する。
同じ）、入力レベルの長時間（数１０ｍ５）平均に応じ
て伝送量を決定する。また帰還量制御回路ＦＣ２はデー
タ用（ＤＳＰ用）で、各瞬時々々の入力レベルに応じて
制御され、比較器ＣＯ肝の出力のＨ，Ｌの切換ねり目と
なるＦｅ２のコード値をＡ／Ｄ変換値として出力する。
即ち比較器ＧＯＭＰは高周波場＠器ＲＦＡの出力Ｖｉを
基準電圧Ｖｒと比較し、そのＨ（ハイ）、Ｌ（ロー）に
応じてＨ，Ｌ出力Ｖｏを生じ、コントローラＣＴＬ２に
入力する。コントローラＣＴＬ２は出力ＶｏがＶｉ＞Ｖ
ｒを示すＨレベルであるとその１２ビツト出力を帰還量
を増す方向で逐次変化させ、またＶｏがＶｉ＜Ｖｒを示
すＬレベルであるとその１２ビツト出力を帰還量を減少
する方向で逐次変化させ、結局Ｖｉ＝Ｖｒにする。Ｖｉ
＝Ｖｒのときの帰還量は増幅器ＲＦＡの入力電圧に対応
しており、またこのときのＣＴｊ２の１２ビツト出力は
該入力電圧のＡ／Ｄ変換値に外ならない。コントローラ
ＣＴＬ２の１２ビツト出力はＤＳＰへ送られる。
基準電圧Ｖｒと比較し、そのＨ（ハイ）、Ｌ（ロー）に
応じてＨ，Ｌ出力Ｖｏを生じ、コントローラＣＴＬ２に
入力する。コントローラＣＴＬ２は出力ＶｏがＶｉ＞Ｖ
ｒを示すＨレベルであるとその１２ビツト出力を帰還量
を増す方向で逐次変化させ、またＶｏがＶｉ＜Ｖｒを示
すＬレベルであるとその１２ビツト出力を帰還量を減少
する方向で逐次変化させ、結局Ｖｉ＝Ｖｒにする。Ｖｉ
＝Ｖｒのときの帰還量は増幅器ＲＦＡの入力電圧に対応
しており、またこのときのＣＴｊ２の１２ビツト出力は
該入力電圧のＡ／Ｄ変換値に外ならない。コントローラ
ＣＴＬ２の１２ビツト出力はＤＳＰへ送られる。
ディジタル信号処理器ＤＳＰではコントローラ１２ｂか
ら入力された１２ピッｌ−Ａ／Ｄ変換値により選局処理
、ＡＭ検波などを行ない、検波出力はディジタル／アナ
ログ変換器ＤＡＣによりアナログ信号に変換され、パワ
ーアンプＰＡにより増幅されたのちスピーカＳＰに加え
られる。またＡＧＣ処理部で入力信号レベルのＨ，Ｌを
示すビットを発生し、その１ビツトをＡＧＣコントロー
ラＣＴＬ＋に加える。この１ビツトは上記のように入力
信号の数１０ｍ５の平均レベルのＨ，Ｌを示すもので、
コントローラＣＴＬ＋は該ビットがＨなら帰還量を増し
、Ｌなら帰還量を減らす方向で帰還量制御回路を制御す
る１２ビツト出力を生じる。この制御により、長い時間
幅では増幅器ＲＦＡの出力Ｖｉははシ一定になる。
ら入力された１２ピッｌ−Ａ／Ｄ変換値により選局処理
、ＡＭ検波などを行ない、検波出力はディジタル／アナ
ログ変換器ＤＡＣによりアナログ信号に変換され、パワ
ーアンプＰＡにより増幅されたのちスピーカＳＰに加え
られる。またＡＧＣ処理部で入力信号レベルのＨ，Ｌを
示すビットを発生し、その１ビツトをＡＧＣコントロー
ラＣＴＬ＋に加える。この１ビツトは上記のように入力
信号の数１０ｍ５の平均レベルのＨ，Ｌを示すもので、
コントローラＣＴＬ＋は該ビットがＨなら帰還量を増し
、Ｌなら帰還量を減らす方向で帰還量制御回路を制御す
る１２ビツト出力を生じる。この制御により、長い時間
幅では増幅器ＲＦＡの出力Ｖｉははシ一定になる。
ＤＳＰ内のＡＧＣ処理部Ｐ２は第３図に示すように選局
処理部Ｐ１に接続されて入力信号レベルを検出する部分
Ｐ２ａ、レベル検出部に接続されたローパスフィルタＰ
２ ｂ ％ 該フィルタの出力Ｖｉｌを基準値Ｖｒ１
と比較してそのＨｌＬを示す前記１ビツトを出力する
比較器Ｐ２Ｃを備える。
処理部Ｐ１に接続されて入力信号レベルを検出する部分
Ｐ２ａ、レベル検出部に接続されたローパスフィルタＰ
２ ｂ ％ 該フィルタの出力Ｖｉｌを基準値Ｖｒ１
と比較してそのＨｌＬを示す前記１ビツトを出力する
比較器Ｐ２Ｃを備える。
またＡＧＣ用帰還量制御回路ＣＴＬ＋はアップ／ダウン
カウンタＵＤＣを備え、該カウンタは比較器Ｐ２ｃから
の１ビツト出力がＶｉｌ ＞Ｖｒｌを示すＨレベルのと
きクロックＣＬＫをダウンカウントし、該１ビツト出力
がＶｉｌ＜Ｖｒｌを示すＬレベルのときクロックＣＬＫ
をアップカウントし、該カウンタの計数値がＰＣＩへの
１２ビツト出力になる。クロックＣＬＫはアップ／ダウ
ンの速度を決定し、ひいてはＡＧＣの応答速度を決定す
る。
カウンタＵＤＣを備え、該カウンタは比較器Ｐ２ｃから
の１ビツト出力がＶｉｌ ＞Ｖｒｌを示すＨレベルのと
きクロックＣＬＫをダウンカウントし、該１ビツト出力
がＶｉｌ＜Ｖｒｌを示すＬレベルのときクロックＣＬＫ
をアップカウントし、該カウンタの計数値がＰＣＩへの
１２ビツト出力になる。クロックＣＬＫはアップ／ダウ
ンの速度を決定し、ひいてはＡＧＣの応答速度を決定す
る。
このアナログ／ディジタル変換回路ＡＤＣでは、ＡＧＣ
系で長時間（数１０ｍ５）幅では一定化されたＶｉをＡ
／Ｄ変換するので、また該Ｖｉを各瞬時々々で一定化す
るに必要なＲＦＡの帰還量を得るためのＦｅ２のスイッ
チオン／オフ信号の形でＡ／Ｄ変換値を得るので、レベ
ル変動が大きい入力信号を歪なくＡ／Ｄ変換することが
できるものである。
系で長時間（数１０ｍ５）幅では一定化されたＶｉをＡ
／Ｄ変換するので、また該Ｖｉを各瞬時々々で一定化す
るに必要なＲＦＡの帰還量を得るためのＦｅ２のスイッ
チオン／オフ信号の形でＡ／Ｄ変換値を得るので、レベ
ル変動が大きい入力信号を歪なくＡ／Ｄ変換することが
できるものである。
以上説明したように本発明は、負帰還量を変える形で自
動利得制御を行なうので、またスイッチによる抵抗挿脱
型の回路で帰還量制御を行なうので、歪率が改善された
かつＳ／Ｈの低下のないＡＧＣ回路が得られる。
動利得制御を行なうので、またスイッチによる抵抗挿脱
型の回路で帰還量制御を行なうので、歪率が改善された
かつＳ／Ｈの低下のないＡＧＣ回路が得られる。
第１図は本発明の構成を示すブロック図、第２図は従来
のＡＧＣ回路図、第３図は本発明の実施例を示すブロッ
ク図、第４図はＤＳＰ使用ラジオ受信機の要部構成を示
すブロック図、第５図は該ラジオ受信機の全体構成を示
すブロック図、第６図は帰還量制御回路の説明図である
。 図面でＲＦＡは差動増幅器、ＰＣＩは帰還量制御回路、
Ｐ２ｃは比較器、ＣＴＬ＋はコントローラ、ｓｐは処理
回路である。 出 願 人 富士通テン株式会社 代理人弁理士 青 柳 稔 ｓ１図 第４図 ＮＴ 第５図 第６図
のＡＧＣ回路図、第３図は本発明の実施例を示すブロッ
ク図、第４図はＤＳＰ使用ラジオ受信機の要部構成を示
すブロック図、第５図は該ラジオ受信機の全体構成を示
すブロック図、第６図は帰還量制御回路の説明図である
。 図面でＲＦＡは差動増幅器、ＰＣＩは帰還量制御回路、
Ｐ２ｃは比較器、ＣＴＬ＋はコントローラ、ｓｐは処理
回路である。 出 願 人 富士通テン株式会社 代理人弁理士 青 柳 稔 ｓ１図 第４図 ＮＴ 第５図 第６図
Claims (1)
- 【特許請求の範囲】 信号の平均レベルを所定値に制御する自動利得制御回路
において、 該信号を増幅する増幅器（ＲＦＡ）と、 該増幅器の負帰還回路に挿入され、複数の抵抗と該抵抗
を相互に接続／開放およびグランドへ接続／開放するス
イッチからなる帰還量制御回路（ＦＣ１）と、 該信号の平均レベルが基準値より高いか低いかに応じて
Ｈ、Ｌレベルの出力を生じる比較器（Ｐ２ｃ）と、 該比較器の出力により、前記帰還量制御回路のスイッチ
オン、オフを指示する複数ビット信号を出力するコント
ローラ （ＣＴＬ＿１）とを備えることを特徴とする自
動利得制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15666286A JPS6313409A (ja) | 1986-07-03 | 1986-07-03 | 自動利得制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15666286A JPS6313409A (ja) | 1986-07-03 | 1986-07-03 | 自動利得制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6313409A true JPS6313409A (ja) | 1988-01-20 |
Family
ID=15632558
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15666286A Pending JPS6313409A (ja) | 1986-07-03 | 1986-07-03 | 自動利得制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6313409A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0496149U (ja) * | 1990-10-11 | 1992-08-20 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58198912A (ja) * | 1982-05-14 | 1983-11-19 | Mitsubishi Electric Corp | 自動利得制御回路 |
| JPS6090408A (ja) * | 1983-10-24 | 1985-05-21 | Toshiba Corp | 自動レベル制御回路 |
-
1986
- 1986-07-03 JP JP15666286A patent/JPS6313409A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58198912A (ja) * | 1982-05-14 | 1983-11-19 | Mitsubishi Electric Corp | 自動利得制御回路 |
| JPS6090408A (ja) * | 1983-10-24 | 1985-05-21 | Toshiba Corp | 自動レベル制御回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0496149U (ja) * | 1990-10-11 | 1992-08-20 |
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