JPS6090408A - 自動レベル制御回路 - Google Patents
自動レベル制御回路Info
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- JPS6090408A JPS6090408A JP19868183A JP19868183A JPS6090408A JP S6090408 A JPS6090408 A JP S6090408A JP 19868183 A JP19868183 A JP 19868183A JP 19868183 A JP19868183 A JP 19868183A JP S6090408 A JPS6090408 A JP S6090408A
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- level
- variable gain
- gain amplifier
- gain
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G1/00—Details of arrangements for controlling amplification
- H03G1/0005—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal
- H03G1/0088—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal using discontinuously variable devices, e.g. switch-operated
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G3/00—Gain control in amplifiers or frequency changers
- H03G3/20—Automatic control
- H03G3/30—Automatic control in amplifiers having semiconductor devices
Landscapes
- Control Of Amplification And Gain Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は１例えばデータ伝送装置の検波レベル安定化用
として用いられる自動レベル制御回路（ＡＬＣ回路）の
改良に関する。
として用いられる自動レベル制御回路（ＡＬＣ回路）の
改良に関する。
従来、この種の回路としては１例えば第１図に示す如く
、可変利得増幅器１の出力信号ｅ。
、可変利得増幅器１の出力信号ｅ。
をレベル検出器２で整流することによりレベル検出して
その検出出力Ｅ。を比較器３で基準レベルＢｒと比較し
、積分器４を介して得られた誤差電圧ΔＶを上記可変利
得増幅器１のＦＥＴＩａに供給してその抵抗値を可変す
ることにより利得を制御し、これにより出力信号ｅ。の
レベルを一定化するようにしたものが知られている。こ
のような回路であれば１例えば入力信号ｅｉが低下する
と、出力信号ｅ０の検出レベルＢｏが低下するので基準
レベルＥｒと比較して得られる誤差電圧ΔＶも低下し、
これにより可変利得増幅器ｌのＦＥＴ１ａの抵抗値が減
少する。そうすると、利得Ｇは、負帰還抵抗１ｂの抵抗
値をＲＦ、ＦＥＴ１ａの抵抗値をＲｓとしたとき と表わせることがら増加し、この結果入力信号ｅｉはよ
り大きく増幅されて８」力信号ｅ。の振幅は一定値に保
持される。なお、入力信号ｅｉが増加した場合には、上
記動作とは逆の動作が行なわれて、出力信号ｅ。のレベ
ルは一定化される。
その検出出力Ｅ。を比較器３で基準レベルＢｒと比較し
、積分器４を介して得られた誤差電圧ΔＶを上記可変利
得増幅器１のＦＥＴＩａに供給してその抵抗値を可変す
ることにより利得を制御し、これにより出力信号ｅ。の
レベルを一定化するようにしたものが知られている。こ
のような回路であれば１例えば入力信号ｅｉが低下する
と、出力信号ｅ０の検出レベルＢｏが低下するので基準
レベルＥｒと比較して得られる誤差電圧ΔＶも低下し、
これにより可変利得増幅器ｌのＦＥＴ１ａの抵抗値が減
少する。そうすると、利得Ｇは、負帰還抵抗１ｂの抵抗
値をＲＦ、ＦＥＴ１ａの抵抗値をＲｓとしたとき と表わせることがら増加し、この結果入力信号ｅｉはよ
り大きく増幅されて８」力信号ｅ。の振幅は一定値に保
持される。なお、入力信号ｅｉが増加した場合には、上
記動作とは逆の動作が行なわれて、出力信号ｅ。のレベ
ルは一定化される。
ところが、このような従来の回路は、可変利得増幅器ｌ
をＦＥ’ｌ’ｌａの抵抗値を可変することにより利得制
御する構成としている。このため、利得の変化がＦＥ、
Ｔｚａの抵抗変化特性により支配されることになり、一
般にｉ’ Ｅ Ｔのチャンネル間抵抗はドレイン・ソー
ス間電圧が１００ｍＶ〜２００ｍＶ程度の範囲でしか直
線にならないことから、出力信号ｅ。に非直線性による
信号歪を生じるという欠点があった。
をＦＥ’ｌ’ｌａの抵抗値を可変することにより利得制
御する構成としている。このため、利得の変化がＦＥ、
Ｔｚａの抵抗変化特性により支配されることになり、一
般にｉ’ Ｅ Ｔのチャンネル間抵抗はドレイン・ソー
ス間電圧が１００ｍＶ〜２００ｍＶ程度の範囲でしか直
線にならないことから、出力信号ｅ。に非直線性による
信号歪を生じるという欠点があった。
・〔発明の目的〕
本発明は、信号歪を低減して高精度のレベル制御を行な
い得る自動レベル制御回路を提供することを目的とする
。
い得る自動レベル制御回路を提供することを目的とする
。
本発明は、上記目的を達成するために、可変利得増幅器
を、利得を所定間隔で多段階に可変可能な構成とし、出
力信号の検出レベルを基準レベルと比較してその大小関
係をめ、この結果に応じてクロックをアップカウントあ
るいはダウンカウントし、そのカウント値に応じて上記
可変利得増幅器の利得を可変するようにしたものである
。
を、利得を所定間隔で多段階に可変可能な構成とし、出
力信号の検出レベルを基準レベルと比較してその大小関
係をめ、この結果に応じてクロックをアップカウントあ
るいはダウンカウントし、そのカウント値に応じて上記
可変利得増幅器の利得を可変するようにしたものである
。
第２図は、本発明の一実施例における自動レベル制御回
路の構成を示すもので、１０は可変利得増幅器、２０は
レベル検出器、３ｏは比較器、４０は制御部をそれぞれ
示している。
路の構成を示すもので、１０は可変利得増幅器、２０は
レベル検出器、３ｏは比較器、４０は制御部をそれぞれ
示している。
可変利得増幅器１０は、増幅器１１と、その出力信号ｅ
。を帰還する帰還抵抗ｌづと、この帰還抵抗１２ととも
に増幅器ｚ１の利得を定める９個の抵抗１５１〜１５９
とから構成されている。これらの抵抗はスイッチング用
ＦＥＴ１６１−１６９と直列に接続され、いずれか１つ
のＦＥＴのみが導通状態となるので電圧利得ＧＮは次式
で与えられる。
。を帰還する帰還抵抗ｌづと、この帰還抵抗１２ととも
に増幅器ｚ１の利得を定める９個の抵抗１５１〜１５９
とから構成されている。これらの抵抗はスイッチング用
ＦＥＴ１６１−１６９と直列に接続され、いずれか１つ
のＦＥＴのみが導通状態となるので電圧利得ＧＮは次式
で与えられる。
但しＲＦ：抵抗１２
Ｇｓ：Ｇ、Ｇ、、・・・、Ｇ。
Ｒ２Ｈ： Ｒ８Ｉ （抵抗１５１ ） Ｔ ＲＳｔ （
抵抗１ ｓ２ ）、°−゛Ｒｓ、’抵抗１５９）ｌステ
ップの利得誤差 レベル検出器２０は、ピーク・ピーク検出回路からなる
もので、＄３図に示す如く構成されている。すなわち、
同回路は、バッファ増幅器２１ａ、ダイオード２２ａ１
コンデンサ２３ａ。
抵抗１ ｓ２ ）、°−゛Ｒｓ、’抵抗１５９）ｌステ
ップの利得誤差 レベル検出器２０は、ピーク・ピーク検出回路からなる
もので、＄３図に示す如く構成されている。すなわち、
同回路は、バッファ増幅器２１ａ、ダイオード２２ａ１
コンデンサ２３ａ。
このコンデンサ２３ａの放電回路２４ａおよびバッファ
増幅器２５Ｂから負のピーク値検出回路２６Ｂを構成す
るとともに、バッファ増幅器２１ｂ％ダイオード２２ｂ
１コンデンサ２３ｂ。
増幅器２５Ｂから負のピーク値検出回路２６Ｂを構成す
るとともに、バッファ増幅器２１ｂ％ダイオード２２ｂ
１コンデンサ２３ｂ。
その放電回路２４ｂおよびバッファ増幅器２５ｂから正
のピーク値検出回路２６ｂを構成している。そして、こ
れらの各ピーク値検出回路２６ａ、２６ｂの検出出力を
それぞれ抵抗２７８．２７ｂを介して差動増幅器２８の
反転入力端千日および非反転入力端子（ト）に導びき、
その差出力をピーク・ピーク検出出力Ｅｏとして送出し
ている。また、本回路は、放電回路２４ａ、２４ｂのス
イッチングトランジスタ２９ａ、２９ｂｌ：、後述する
制御部４０からの桁上げ出力Ｋ ｌ）を印加、し、これ
によりコンデン９２３ａ、２３ｂを強制的に放電させる
ようにしている。
のピーク値検出回路２６ｂを構成している。そして、こ
れらの各ピーク値検出回路２６ａ、２６ｂの検出出力を
それぞれ抵抗２７８．２７ｂを介して差動増幅器２８の
反転入力端千日および非反転入力端子（ト）に導びき、
その差出力をピーク・ピーク検出出力Ｅｏとして送出し
ている。また、本回路は、放電回路２４ａ、２４ｂのス
イッチングトランジスタ２９ａ、２９ｂｌ：、後述する
制御部４０からの桁上げ出力Ｋ ｌ）を印加、し、これ
によりコンデン９２３ａ、２３ｂを強制的に放電させる
ようにしている。
比較器３０は、コンパレータ３１１．と基準電源３２と
からなるもので、前記レベル検出器２゜からのピーク・
ピーク検出出力Ｅ。を基準レベルＥｒと比較し。
からなるもので、前記レベル検出器２゜からのピーク・
ピーク検出出力Ｅ。を基準レベルＥｒと比較し。
Ｂ、、）Ｅｒ
のとき”Ｈ”レベルの比較出力を発生するとともに
Ｅｏ＜Ｅｒ
のときＩ Ｌ ルベルの比較出力を発生する。
制御部４０は、クロック発生器４１と、第１のアップダ
ウンカウンタ４２と、このカウンタ４２からの桁下げ出
、？−Ｊ−ＫＵおよび桁上げ出力ＫＤをカウントする第
２のアップダウンカウンタ４３と、図示しない制御信号
発生回路がら利得保持信号（■（”レベル）ＰＳが発せ
られたときに、第２の７ツプダウンカウンタ４３への桁
下げおよび桁上げ各出力ＫＵ 、ＫＤの供給を阻止する
２個のアンドゲート４４ａ、４４ｂと。
ウンカウンタ４２と、このカウンタ４２からの桁下げ出
、？−Ｊ−ＫＵおよび桁上げ出力ＫＤをカウントする第
２のアップダウンカウンタ４３と、図示しない制御信号
発生回路がら利得保持信号（■（”レベル）ＰＳが発せ
られたときに、第２の７ツプダウンカウンタ４３への桁
下げおよび桁上げ各出力ＫＵ 、ＫＤの供給を阻止する
２個のアンドゲート４４ａ、４４ｂと。
前記桁下げおよび桁上げ各出力ＫＵ 、ＫＤをオアゲー
ト４５および遅延回路４６を介して第１のアップダウン
カウンタ４２に供給し、このカウンタ４２のカウント値
を初期値に復帰させる復帰回路４７とから構成されてい
る。
ト４５および遅延回路４６を介して第１のアップダウン
カウンタ４２に供給し、このカウンタ４２のカウント値
を初期値に復帰させる復帰回路４７とから構成されてい
る。
第１のアップダウンカウンタ４２は、前記比較器３０の
比較出力レベルに応じてクロック発生器４１から発生さ
れるクロックパルスＣＰをアップカウントあるいはダウ
ンカウントするものである。
比較出力レベルに応じてクロック発生器４１から発生さ
れるクロックパルスＣＰをアップカウントあるいはダウ
ンカウントするものである。
一方第２のアップダウンカウンタ４３は、第１のアップ
ダウンカウンタ４２の桁下げ出力ＫＵおよび桁上げ出力
Ｋ Ｄをそれぞれアップカウントおよびダウンカウント
し、カウント値に対応する出力端子Ｓ１〜Ｓ９から′Ｈ
”レベルの信号を発生するものである、 また、クロック発生器４１は１例えば第４図に示す如く
、基Ｂｌクロック発生器４１０で発生された基準クロッ
クＣＰｏをそれぞれ分周数の異なる２個の分周器４１１
，４１２に導びいて分周し、その分周出力を選択回路４
】１３で択一的に選択してクロックパルスＣＰとして出
力するようになっている。なお、上記選択回路４１３は
１図示しない制御信号発生回路から発生される周波数選
択信号ＦＳにより動作する。
ダウンカウンタ４２の桁下げ出力ＫＵおよび桁上げ出力
Ｋ Ｄをそれぞれアップカウントおよびダウンカウント
し、カウント値に対応する出力端子Ｓ１〜Ｓ９から′Ｈ
”レベルの信号を発生するものである、 また、クロック発生器４１は１例えば第４図に示す如く
、基Ｂｌクロック発生器４１０で発生された基準クロッ
クＣＰｏをそれぞれ分周数の異なる２個の分周器４１１
，４１２に導びいて分周し、その分周出力を選択回路４
】１３で択一的に選択してクロックパルスＣＰとして出
力するようになっている。なお、上記選択回路４１３は
１図示しない制御信号発生回路から発生される周波数選
択信号ＦＳにより動作する。
さらに、制御部４０は１図示しない制御信号発生回路か
ら初期化信号ＲＯＮが発生されたときに、第１および第
２の各アップダウンカウンタ４２．４３のカウント値を
、カウント範囲内の中央値に初期化するようにしている
。
ら初期化信号ＲＯＮが発生されたときに、第１および第
２の各アップダウンカウンタ４２．４３のカウント値を
、カウント範囲内の中央値に初期化するようにしている
。
次に１以上のように構成された回路の作用を第５図〜第
７図のタイミング図を参照して説明する。
７図のタイミング図を参照して説明する。
まず信号−が入力されて、出力信号レベルが安定となる
まモの立上り状態について説明する。
まモの立上り状態について説明する。
入力信号ｅｌｉが到来して図示しない制御信号発生回路
から初期化信号ＲＯＮが発生されると。
から初期化信号ＲＯＮが発生されると。
第１および第２の各アップダウンカウンタ４２゜４３の
カウント値はそれぞれカウント範囲内の中央値である「
３」および「５」に設定される。
カウント値はそれぞれカウント範囲内の中央値である「
３」および「５」に設定される。
したがって、第２のアップダウンカウンタ４３からは出
力端子８Ｂより′Ｈ”レベルの制御信号が出力されてＦ
ＥＴ１６５が導通し、この結果可変利得増幅器１０は抵
抗１５５と帰還抵抗１２とによって決まる利得Ｇｆｉで
入力信号ｅｉを増幅する。
力端子８Ｂより′Ｈ”レベルの制御信号が出力されてＦ
ＥＴ１６５が導通し、この結果可変利得増幅器１０は抵
抗１５５と帰還抵抗１２とによって決まる利得Ｇｆｉで
入力信号ｅｉを増幅する。
しかるに、このとき可変利得増幅器１０で得られる出力
信号ｅ。の検出レベルＥ。は基準レベルＢｒに対し Ｅｏ＜Ｅｒ であるため、比較器３０の比較出力Ｃ８は”Ｌ”レベル
となっている。このため、ｆｆ１−１のアップダウンカ
ウンタ４２はダウンカウントモードとなってクロックパ
ルスＣＰをダウンカウントする。この結果＠ｌのアップ
ダウンカウンタ４２のカウント値ＣＴ１は「３」からｒ
２Ｊ、ｒｌＪと変化する。そうして、カウント値ＣＴＪ
が「０」になると、＠ｌのアップダウンカウンタ４２か
らは桁下げ出力Ｋ［Ｊが発生され、この出力ＫＵはアン
ドゲート４４ａを介して第２のアップダウンカウンタ４
３のアップ端子Ｕに印加される。この結果第２のアップ
ダウンカウンタ４３はカウント値ＣＴＪを「６」にカウ
ントアツプし、出力端子Ｓ６から″Ｈ″レベルの信号を
発する。このため可変利得増幅器１０は。
信号ｅ。の検出レベルＥ。は基準レベルＢｒに対し Ｅｏ＜Ｅｒ であるため、比較器３０の比較出力Ｃ８は”Ｌ”レベル
となっている。このため、ｆｆ１−１のアップダウンカ
ウンタ４２はダウンカウントモードとなってクロックパ
ルスＣＰをダウンカウントする。この結果＠ｌのアップ
ダウンカウンタ４２のカウント値ＣＴ１は「３」からｒ
２Ｊ、ｒｌＪと変化する。そうして、カウント値ＣＴＪ
が「０」になると、＠ｌのアップダウンカウンタ４２か
らは桁下げ出力Ｋ［Ｊが発生され、この出力ＫＵはアン
ドゲート４４ａを介して第２のアップダウンカウンタ４
３のアップ端子Ｕに印加される。この結果第２のアップ
ダウンカウンタ４３はカウント値ＣＴＪを「６」にカウ
ントアツプし、出力端子Ｓ６から″Ｈ″レベルの信号を
発する。このため可変利得増幅器１０は。
ＦＥＴ１６６が導通状態になって、利得をこの抵抗１５
６と帰還抵抗１２とによって決まる値Ｇ６とする。しか
して利得はｌステップΔＧだけ増加し、これにより出力
信号ｅ。のレベルは第５図のように一定値増加する。一
方、上記桁下げ出力ＫＵは復帰回路４７を経て第１のア
ップダウンカウンタ４２に復帰信号ＬＳとして与えられ
る。このため第１のアップダウンカウンタ４２のカウン
ト値ＣＴｚは初期値「３」に復帰する。そうしてカウン
ト値ＣＴ１が「３」に復帰すると、第３図のように出力
信号ｅ。の検出レベルＥ０が基準レベルＨｒに対してＥ
ｏ（Ｅｒ である限り、第１のアップダウンカウンタ４２は上記カ
ウント動作を繰り返してカウント値ＣＴＺが「０」にな
る毎に桁下げ出力ＫＵを発生する。そして、この桁下げ
出力ＫＵにより第２のアップダウンカウンタ４３をカウ
ントアツプさせ、可変利得増幅器ｌＯの抵抗１５１〜１
５９の選択位置を順にステップアップさせて利得なＧ、
、Ｇ、と一定値ΔＧずつ増加させる。
６と帰還抵抗１２とによって決まる値Ｇ６とする。しか
して利得はｌステップΔＧだけ増加し、これにより出力
信号ｅ。のレベルは第５図のように一定値増加する。一
方、上記桁下げ出力ＫＵは復帰回路４７を経て第１のア
ップダウンカウンタ４２に復帰信号ＬＳとして与えられ
る。このため第１のアップダウンカウンタ４２のカウン
ト値ＣＴｚは初期値「３」に復帰する。そうしてカウン
ト値ＣＴ１が「３」に復帰すると、第３図のように出力
信号ｅ。の検出レベルＥ０が基準レベルＨｒに対してＥ
ｏ（Ｅｒ である限り、第１のアップダウンカウンタ４２は上記カ
ウント動作を繰り返してカウント値ＣＴＺが「０」にな
る毎に桁下げ出力ＫＵを発生する。そして、この桁下げ
出力ＫＵにより第２のアップダウンカウンタ４３をカウ
ントアツプさせ、可変利得増幅器ｌＯの抵抗１５１〜１
５９の選択位置を順にステップアップさせて利得なＧ、
、Ｇ、と一定値ΔＧずつ増加させる。
この利得増加により、出力信号ｅ。の検出レベル１３ｏ
が基準レベルＭｒに対し Ｅ ｏ＞ Ｅ ｒ となってこれにより比較器３０の比較出力Ｃ８が”Ｈ”
レベルとなると、第１のアップダウンカウンタ４２はア
ップカウントモードとなってクロックパルスＣＰのアッ
プカウントを開始する。またこのとき、上記Ｅ０：＞Ｅ
ｒなる関係を達成すると、入力信号ｅｉの立上がり状態
が終了したものと図示しない制御信号発生回路で判断さ
れて制御信号Ｆ Ｓが″Ｌ″レベルとなる。
が基準レベルＭｒに対し Ｅ ｏ＞ Ｅ ｒ となってこれにより比較器３０の比較出力Ｃ８が”Ｈ”
レベルとなると、第１のアップダウンカウンタ４２はア
ップカウントモードとなってクロックパルスＣＰのアッ
プカウントを開始する。またこのとき、上記Ｅ０：＞Ｅ
ｒなる関係を達成すると、入力信号ｅｉの立上がり状態
が終了したものと図示しない制御信号発生回路で判断さ
れて制御信号Ｆ Ｓが″Ｌ″レベルとなる。
このため、クロック発生器４１の選択回路４１３では分
局器４１２に代わって分局器４１１の出力が選択され、
この結果第１のアンプダウンカウンタ４２にはそれまで
供給されていた高速クロックＣＰｏ／Ｍに代わって低速
クロックＣＰｏ／Ｎが供給される。したがって、以後第
１のアップダウンカウンタ４２のカウント動作。
局器４１２に代わって分局器４１１の出力が選択され、
この結果第１のアンプダウンカウンタ４２にはそれまで
供給されていた高速クロックＣＰｏ／Ｍに代わって低速
クロックＣＰｏ／Ｎが供給される。したがって、以後第
１のアップダウンカウンタ４２のカウント動作。
つまり可変利得増幅器１０の利得可変制御動作は立上が
り期間に比べて低速となる。
り期間に比べて低速となる。
次に安定状態について説明する、
前記第１のアップダウンカウンタ４２のカウントアツプ
動作により、カウント値ＣＴ１が「６」になると、同カ
ウンタ４２からは桁上げ出力ＫＤが発生され、この桁上
げ出力ＫＤにより第２のアップダウンカウンタ４３のカ
ウント値ＣＴｚは「７」にカウントダウンされる。この
結果、可変利得増幅器ｌＯの抵抗１５２〜１５９の選択
位置も１５７にステップダクンし。
動作により、カウント値ＣＴ１が「６」になると、同カ
ウンタ４２からは桁上げ出力ＫＤが発生され、この桁上
げ出力ＫＤにより第２のアップダウンカウンタ４３のカ
ウント値ＣＴｚは「７」にカウントダウンされる。この
結果、可変利得増幅器ｌＯの抵抗１５２〜１５９の選択
位置も１５７にステップダクンし。
これにより利得がＧ、となって一定値減少する。
そして、この利得減少により出力信号ｅ。の検出レベル
Ｅ。が再び Ｅｏ＜Ｅｒ となると、第１のアップダウンカウンタ４２はクロック
パルスＣＰのダウンカウントを行ない。
Ｅ。が再び Ｅｏ＜Ｅｒ となると、第１のアップダウンカウンタ４２はクロック
パルスＣＰのダウンカウントを行ない。
カウント値ＣＴＩが１０」になった時点で桁下げ出力Ｋ
Ｕを’Ｊ（＝’生して第２のアップダウンカウンタ４３
のカウント値ＣＴ２を「８」とする。
Ｕを’Ｊ（＝’生して第２のアップダウンカウンタ４３
のカウント値ＣＴ２を「８」とする。
この結果、可変利得増幅器１０の利得は再び抵抗１５Ｂ
に対応した高い値Ｇ８にステップアップする。以後、比
較器３０の比較出力ＣＳレベルに応じて第２のアップダ
ウンカウンタ４３のカウント値ＣＴ２は、クロックパル
スＣＰに応じた速度で「７」および「８」を繰り返し、
それに対応して出力信号ｅ０も変化する。したがって、
出力信号ｅ。は、利得の１ステツプの誤差内で出力振幅
が安定化される。また、抵抗Ｊ５Ｊ−１５９に比べてＦ
ＥＴの導通抵抗は極めて小さく無視できるので従来回路
で問題となったＦＩＴの非直線性による信号歪は生じな
くなり、またたとえ生じたとしても極め−て小さなもの
となる、 さらに、上記構成の回路では、クロックパルスＣＰの周
波数を低くすればするほどレベル検出器２ｏにおけるピ
ーク・ピーク値の検出を正確に行なえるようになるが、
その反面応答速度が遅くなるという性質がある。−力応
答速度を速くするためにクロックパルスＣＰの周波数を
高めると、出力信号ｅｏの真のピーク値が到来しないう
ちに第１のアップダウンカウンタ４２が誤まった方向に
カウント動作を行なってしまう確立が増え、これにより
レベル安定化性能の劣化を招くおそれがある。ところが
１本実施例の回路では、先に述べたように２種類のクロ
ックパルスＣＰｏ／Ｍ、ＣＰｏ／Ｎを用意して。
に対応した高い値Ｇ８にステップアップする。以後、比
較器３０の比較出力ＣＳレベルに応じて第２のアップダ
ウンカウンタ４３のカウント値ＣＴ２は、クロックパル
スＣＰに応じた速度で「７」および「８」を繰り返し、
それに対応して出力信号ｅ０も変化する。したがって、
出力信号ｅ。は、利得の１ステツプの誤差内で出力振幅
が安定化される。また、抵抗Ｊ５Ｊ−１５９に比べてＦ
ＥＴの導通抵抗は極めて小さく無視できるので従来回路
で問題となったＦＩＴの非直線性による信号歪は生じな
くなり、またたとえ生じたとしても極め−て小さなもの
となる、 さらに、上記構成の回路では、クロックパルスＣＰの周
波数を低くすればするほどレベル検出器２ｏにおけるピ
ーク・ピーク値の検出を正確に行なえるようになるが、
その反面応答速度が遅くなるという性質がある。−力応
答速度を速くするためにクロックパルスＣＰの周波数を
高めると、出力信号ｅｏの真のピーク値が到来しないう
ちに第１のアップダウンカウンタ４２が誤まった方向に
カウント動作を行なってしまう確立が増え、これにより
レベル安定化性能の劣化を招くおそれがある。ところが
１本実施例の回路では、先に述べたように２種類のクロ
ックパルスＣＰｏ／Ｍ、ＣＰｏ／Ｎを用意して。
入力信号の立上がり状態の期間には高速のクロックパル
スＣＰｏ／Ｍを使用し、−男女定状態では低速のクロッ
クパルスＣＰｏ／Ｎを使用している。このため、高速度
の応答性と正確なレベル制御とがともに確保される。
スＣＰｏ／Ｍを使用し、−男女定状態では低速のクロッ
クパルスＣＰｏ／Ｎを使用している。このため、高速度
の応答性と正確なレベル制御とがともに確保される。
また１本実施例は出力波形の歪をマきるだけ生じさせな
いようにする必要からレベル検出器２０としてピーク・
ピーク検出器を採用しているが、このピーク・ピーク検
出器は第３図に示したようにピーク値ホールド用にコン
デンサ２３ａ、２３ｂを使用している。このため、利得
増加に伴なう出力信号ＱＯの増加に対しては比較的速く
追従することができるが、逆に利得減少時の出力信号ｅ
（、の減少に対しては高速に追従することができない。
いようにする必要からレベル検出器２０としてピーク・
ピーク検出器を採用しているが、このピーク・ピーク検
出器は第３図に示したようにピーク値ホールド用にコン
デンサ２３ａ、２３ｂを使用している。このため、利得
増加に伴なう出力信号ＱＯの増加に対しては比較的速く
追従することができるが、逆に利得減少時の出力信号ｅ
（、の減少に対しては高速に追従することができない。
しかるに、本実施例の回路は、各コンデンサ２：４１，
２３ｂに対し並列にそれぞれ放゛：賀回路２４ａ、２４
ｂを設け。
２３ｂに対し並列にそれぞれ放゛：賀回路２４ａ、２４
ｂを設け。
第１のアップダウンカウンタ４２から桁上げ出力ＫＤが
発せられたときに、この放電回路ｚ４ａ、；ｓｔｂを導
通させ”Ｃコ’ｊデフｆ２３ａ。
発せられたときに、この放電回路ｚ４ａ、；ｓｔｂを導
通させ”Ｃコ’ｊデフｆ２３ａ。
２３ｂを強制的に急速放電させるようにしている。した
がって、利得減少制御か行なわれると。
がって、利得減少制御か行なわれると。
ピーク・ピーク検出回路のコンデンサ２３ａ。
２３ｂは例えば第６図に示す如く即時強制的に放電され
る。このため、ピーク・ピーク検出回路の検出出力Ｅ。
る。このため、ピーク・ピーク検出回路の検出出力Ｅ。
は高速度に出力信号ｅ。のレベルに追従する。したがっ
て、信号歪を抑制した上で、高速度の応答が可能となる
。なお第６図では出力信号ｅｏとして、０Ｍ５Ｋ （Ｑａｕｓｓｉａｎ Ｍｉｎｉｍａｍ ５ｉｆｔ Ｋｅ
ｙｉｎｇ ）の検波波形を示している。
て、信号歪を抑制した上で、高速度の応答が可能となる
。なお第６図では出力信号ｅｏとして、０Ｍ５Ｋ （Ｑａｕｓｓｉａｎ Ｍｉｎｉｍａｍ ５ｉｆｔ Ｋｅ
ｙｉｎｇ ）の検波波形を示している。
さらに本実施例の回路のようにレベル検出器２０として
ピーク・ピーク検出回路を用いると。
ピーク・ピーク検出回路を用いると。
入力信号ｅｉの８７Ｎが劣化した場合、ピーク・ピーク
検出回路が雑音のピークに応答して誤まった利得制御が
行なわれてしまうことがある。
検出回路が雑音のピークに応答して誤まった利得制御が
行なわれてしまうことがある。
しかしながら１本実施例では、図示しない８７Ｎ監視回
路で８７Ｎの劣化が検出され、これを受けて制御（ｉ号
発生回路（図示せず）から利得保持信号Ｐａ（″′Ｌ″
レベル）が発生されると、それ以降に第１のアップダウ
ンカウンタ４２から発せられた桁下げ出力ＫＵおよび桁
上げ出力ＫＤはアンドゲート４４ａ、４４ｂで阻止され
て第２のアップダウンカウンタ４３に供給されない。第
７図はその様子を示すもので１図中破線のが阻止された
信号である。このため、仮に雑音等によって第１のアッ
プダウンカウンタ４２が誤動作し７ても、その影響は可
変利得増幅器１０には何ら及ばず、利得はＳ／Ｎが高い
状態での値のまま保持される。したがって、レベルの制
御安定性は極めて高い。
路で８７Ｎの劣化が検出され、これを受けて制御（ｉ号
発生回路（図示せず）から利得保持信号Ｐａ（″′Ｌ″
レベル）が発生されると、それ以降に第１のアップダウ
ンカウンタ４２から発せられた桁下げ出力ＫＵおよび桁
上げ出力ＫＤはアンドゲート４４ａ、４４ｂで阻止され
て第２のアップダウンカウンタ４３に供給されない。第
７図はその様子を示すもので１図中破線のが阻止された
信号である。このため、仮に雑音等によって第１のアッ
プダウンカウンタ４２が誤動作し７ても、その影響は可
変利得増幅器１０には何ら及ばず、利得はＳ／Ｎが高い
状態での値のまま保持される。したがって、レベルの制
御安定性は極めて高い。
このように１本実施′例の自動レベル制御回路であれば
、利得の全変化領域で可変利得増幅器１０の利得を直線
的に制御し、また出力の信号歪を低減することができ、
しかも８７Ｎ低下時の利得保持を行えるとともに、高速
度の応答性と正確なレベル制御をともに硫保でき、その
上ピーク・ピーク検出回路を使用しているにも拘らず高
速度の応答性を実現することができる。
、利得の全変化領域で可変利得増幅器１０の利得を直線
的に制御し、また出力の信号歪を低減することができ、
しかも８７Ｎ低下時の利得保持を行えるとともに、高速
度の応答性と正確なレベル制御をともに硫保でき、その
上ピーク・ピーク検出回路を使用しているにも拘らず高
速度の応答性を実現することができる。
なお１本発明は上記実施例に限定されるものではない。
例えば、可変利得増幅器の可変ステップ数はｌＯ段階以
上に設定してもよく、このようにすると各ステップ間の
間隔をさらに狭くすることができ、この結果定常時にお
けるレベルの変化誤差を小さくすることができる。また
クロックパルスＣＰの周波数を３種類以上とし。
上に設定してもよく、このようにすると各ステップ間の
間隔をさらに狭くすることができ、この結果定常時にお
けるレベルの変化誤差を小さくすることができる。また
クロックパルスＣＰの周波数を３種類以上とし。
これらの周波数を選択的に使用するようにして本発明の
要旨を逸脱しない範囲で種々変形して実施できる。
要旨を逸脱しない範囲で種々変形して実施できる。
以上詳述したように本発明は、可変利得増幅器を、利得
を所定間隔で多段階に可変可能な構成とし、出力信号の
検出レベルを基準レベルと比較してその大小関係をめ、
この結果に応じてクロックをアップカウントあるいはダ
ウンカウントし、そのカウント値に応じて上記可変利得
増幅器の利得を可変するようにしたものである。
を所定間隔で多段階に可変可能な構成とし、出力信号の
検出レベルを基準レベルと比較してその大小関係をめ、
この結果に応じてクロックをアップカウントあるいはダ
ウンカウントし、そのカウント値に応じて上記可変利得
増幅器の利得を可変するようにしたものである。
したがって本発明によれば、信号歪を低減して高精度の
レベル制御を行ない得る自動レベル制御回路を提供する
ことができる。
レベル制御を行ない得る自動レベル制御回路を提供する
ことができる。
第１図は従来における自動レベル制御回路の構成図、第
２図〜第７図は本発明の一実施例における自動レベル制
御回路を説明するための図で、第２図は同回路の回路構
成図、第３図はレベル検出器の回路構成図、第４図はク
ロック発生器の回路構成図、第５図〜第７圀は作用説明
に用いるためのタイミング図である。 １０・・・可変利得増幅器、１５１〜１５９・・・抵抗
、２０・・・レベル検出器、２６ａ・・・負のピーク値
検出回路、２６ｂ・・・正のピーク値検出回路。 ２４ａ、２４ｂ・・・放電回路、ＳＯ・・・比較器。 ４０・・・制御部、４１・・・クロック発生器、４２・
・・第１のアップダウンカウンタ％ ４３・・・第２の
アップダウンカウンタ、４７・・・復帰回路。 出願人代理人 弁理士 鈴 江 武 音節１図 ノ
２図〜第７図は本発明の一実施例における自動レベル制
御回路を説明するための図で、第２図は同回路の回路構
成図、第３図はレベル検出器の回路構成図、第４図はク
ロック発生器の回路構成図、第５図〜第７圀は作用説明
に用いるためのタイミング図である。 １０・・・可変利得増幅器、１５１〜１５９・・・抵抗
、２０・・・レベル検出器、２６ａ・・・負のピーク値
検出回路、２６ｂ・・・正のピーク値検出回路。 ２４ａ、２４ｂ・・・放電回路、ＳＯ・・・比較器。 ４０・・・制御部、４１・・・クロック発生器、４２・
・・第１のアップダウンカウンタ％ ４３・・・第２の
アップダウンカウンタ、４７・・・復帰回路。 出願人代理人 弁理士 鈴 江 武 音節１図 ノ
Claims (5)
- （１） 利得を所定間熱で多段階に可変可能な可変利得
増幅器と、この可変利得増幅器の出力信号レベルを検出
するレベル検出器と、このレベル検出器の検出出力を基
準レベルと比較しその大小関係に応じて比較出力を発す
る比較器と、上記比較出力に応じてクロックパルスのア
ップカウントあるいト′よダウンカウントを行ないその
カウント値に応じて前記可変利得増幅器の利得を可変せ
しめる制御部とを具伽したことを特徴とする自動レベル
制御回路。 - （２） 制御部は、可変利得増幅器への入力信号の状態
に応じて可変利得増幅器の利得を固定保持せしめる利宥
保持手段を備えたものである牲許請求の範囲第１項記載
の目４ルベル制御Ｗｊ路。 - （３） 制御部は −ｉｌ変利得増幅器へ入力信号が供
給される前に、カウント値を所定値に設定して可変利得
増幅器の利得をその可変範囲の中央値に初期設定するも
のである特許請求の範囲第１項記載の自動レベル制御回
路。 - （４） レベル検出器は、可変利得増幅器の利得変化時
に、検出出力値を保持するコンデンサを強制放電させて
検出出力値を短期間に初期化する手段を備えたピーク検
出器からなるものである特許請求の範囲第１項記載の自
動レベル制御回路。 - （５）制御部は、可変利得増幅器の立上がり期間には高
速のクロックパルスを選択してカウントシ、かつ安定期
間には低速のクロックパルスを選択してカウントするも
のである特許請求の範囲第１項記載の自動レベル制御回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19868183A JPS6090408A (ja) | 1983-10-24 | 1983-10-24 | 自動レベル制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19868183A JPS6090408A (ja) | 1983-10-24 | 1983-10-24 | 自動レベル制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6090408A true JPS6090408A (ja) | 1985-05-21 |
| JPH0568127B2 JPH0568127B2 (ja) | 1993-09-28 |
Family
ID=16395276
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19868183A Granted JPS6090408A (ja) | 1983-10-24 | 1983-10-24 | 自動レベル制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6090408A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6313409A (ja) * | 1986-07-03 | 1988-01-20 | Fujitsu Ten Ltd | 自動利得制御回路 |
| JPH0310411A (ja) * | 1989-05-19 | 1991-01-18 | Samsung Electron Co Ltd | ディジタルボリュームの劣化防止回路 |
| WO1997005697A1 (en) * | 1995-07-31 | 1997-02-13 | Alcatel Standard Electrica S.A. | Output power control in burst transmitters |
| US5680075A (en) * | 1995-05-31 | 1997-10-21 | Casio Phonemate, Inc. | Digital automatic gain control |
| EP0688108A3 (en) * | 1994-06-15 | 2000-03-22 | Mitsubishi Denki Kabushiki Kaisha | Apparatus for transmission power control in a TDMA system |
| JP2009105887A (ja) * | 2007-10-23 | 2009-05-14 | Seiko Epson Corp | 自動利得制御回路、増幅器の利得制御方法及び自動利得制御ループ内の増幅器のロック状態を検出する検出方法 |
| US7554393B2 (en) * | 2006-03-08 | 2009-06-30 | Sony Corporation | Signal amplifier |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55157113A (en) * | 1979-05-21 | 1980-12-06 | Matsushita Electric Ind Co Ltd | Automatic recording level correcting unit |
-
1983
- 1983-10-24 JP JP19868183A patent/JPS6090408A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55157113A (en) * | 1979-05-21 | 1980-12-06 | Matsushita Electric Ind Co Ltd | Automatic recording level correcting unit |
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| WO1997005697A1 (en) * | 1995-07-31 | 1997-02-13 | Alcatel Standard Electrica S.A. | Output power control in burst transmitters |
| US7554393B2 (en) * | 2006-03-08 | 2009-06-30 | Sony Corporation | Signal amplifier |
| JP2009105887A (ja) * | 2007-10-23 | 2009-05-14 | Seiko Epson Corp | 自動利得制御回路、増幅器の利得制御方法及び自動利得制御ループ内の増幅器のロック状態を検出する検出方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0568127B2 (ja) | 1993-09-28 |
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