JPH0568134U - Ｐｌｌ周波数シンセサイザ - Google Patents

Abstract

(57)【要約】 【目的】 ロックアップタイムの短縮を図ると共に、周
波数切替えによるロックはずれを起こしにくいＰＬＬ周
波数シンセサイザを提供すること。 【構成】 ＰＬＬ周波数シンセサイザにおいて、位相比
較器１０とループフィルタ３０との間に設けられたスイ
ッチ２３と、出力周波数変更時から出力周波数変更幅に
基づく期間遅れて所定期間スイッチ２３をオフ状態に制
御するタイミング信号発生回路２５とを備えた。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

本考案はＰＬＬ周波数シンセサイザにに関する。

【０００２】

【従来の技術】

従来のＰＬＬ周波数シンセサイザでは、例えば図２に示すように時刻ｔ₁にお いて周波数を高い方から低い方へ切り換える際、電圧制御発振器に供給する周波 数制御電圧に図２において破線に示すような振動を生ずるためＰＬＬ回路がロッ クするまでに（時刻ｔ₁〜時刻ｔ₇）の時間が掛った。

【０００３】 そこで、ロックアップタイムを短縮するために図１０に示すように、狭帯域の ループフィルタ３２と狭帯域のループフィルタ３２の出力を入力とする広帯域の ループフィルタ３１とを縦属接続して、位相比較器１０の出力を狭帯域のループ フィルタ３２に供給し、広帯域のループフィルタ３１の出力を電圧制御発振器４ ０に周波数制御電圧として印加し、ロック信号でオフに駆動されるスイッチ２１ で狭帯域のループフィルタ３２を選択的に短絡し、周波数切替え時にはスイッチ ２１をオン状態に制御して、狭帯域のループフィルタ３２を実質的に遮断するこ とによってロックアップ時間を短縮し、ロックした後はスイッチ２１をオフ状態 に制御して、狭帯域のループフィルタ３２を挿入してスプリアスの抑制をするよ うにしている。

【０００４】 また、図１１に示すように位相比較器１０の出力を広帯域のループフィルタ３ １および狭帯域のループフィルタ３２に供給し、スイッチ２２によって広帯域の ループフィルタ３１と狭帯域のループフィルタ３２との一方を選択し、選択出力 を周波数制御電圧として電圧制御発振器４０に印加するように構成し、周波数切 替時からロックするまではスイッチ２２によって広帯域のループフィルタ３１の 出力を選択し、ロックした後はスイッチ２２によって狭帯域のループフィルタ３ ２の出力を選択して、選択した出力を電圧制御発振器４０の周波数制御電圧とす ることも行われている。

【０００５】

【考案が解決しようとする課題】

しかしながら、上記した従来例の前者のＰＬＬ周波数シンセサイザによるとき は、スイッチ２１をオン状態からオフ状態にした際、狭帯域のループフィルタ３ ２に充電されている電荷に伴う電圧の影響で、周波数制御電圧がステップ状に変 化して、ロックがはずれてしまうという問題点があった。

【０００６】 また、上記した従来例の後者のＰＬＬ周波数シンセサイザによるときは、スイ ッチ２２によって広帯域のループフィルタ３１から狭帯域のループフィルタ３２ に切り替わったとき、両ループフィルタに充電されている電荷に伴う電圧に差が あると電圧制御発振器４０に印加される制御電圧はステップ上に変化してしまっ て、ロック状態からはずれてしまうという問題点があった。また、両ループフィ ルタに充電されている電荷をに伴う電圧を等しくてもスイッチ２２による切替が 瞬時に行われると過度現象が生じ、これにより発生する電圧によってロックはず れを起こすという問題点があった。

【０００７】 本考案は、ロックアップタイムの短縮を図ると共に、周波数切替えによるロッ クはずれを起こしにくいＰＬＬ周波数シンセサイザを提供することを目的とする 。

【０００８】

【課題を解決するための手段】

本考案のＰＬＬ周波数シンセサイザは、ＰＬＬ周波数シンセサイザにおいて、 位相比較器とループフィルタとの間に設けられたスイッチと、出力周波数変更時 から出力周波数変更幅に基づく期間遅れて所定期間スイッチをオフ状態に制御す る制御手段とを備えたことを特徴とする。

【０００９】

【作用】

本考案のＰＬＬ周波数シンセサイザによれば、出力周波数変更時に出力周波数 変更時から出力周波数変更幅に基づく期間遅れた時期にスイッチが所定期間オフ 状態にされる。したがって、スイッチオフ中ループフィルタに充電された電荷に 応じた電圧に電圧制御発振器の周波数制御電圧が維持され、スイッチがオフされ る時期は変更された出力周波数に対応する周波数制御電圧に達した時期に設定す ることができ、スイッチオフの期間はオーバシュート、アンダシュートを最小に する期間に設定できて、ロックアップタイムが減少し、かつ出力周波数変更時に おいてロックはずれが起こりにくくなる。

【００１０】

【実施例】

以下、本考案を実施例により説明する。 図１は本考案の第１実施例の構成を示すブロック図である。

【００１１】 第１実施例のＰＬＬ周波数シンセサイザは、位相比較器１０によって基準周波 数ｆｒの入力信号の位相と可変分周器５０の出力信号の位相とを比較し、位相比 較出力をスイッチ２０を介してループフィルタ３０に供給し、ループフィルタ３ ０の出力を周波数制御電圧として電圧制御発振器４０に印加し、電圧制御発振器 ４０の出力を可変分周器５０に供給して分周し、可変分周器５０の出力（周波数 ｆｖ）を位相比較器１０に供給する。スイッチ２０はタイミング信号発生回路２ ５の出力によってオン、オフを制御する。

【００１２】 ここで、可変分周器５０によって分周比が変更されて、変更された分周比に対 応する周波数制御電圧にまで周波数制御電圧が達したときから所定時間の間オフ 状態に制御されるようにスイッチ２０はタイミング信号発生回路２５によって制 御されるように構成してある。

【００１３】 上記のように構成した本第１実施例のＰＬＬ周波数シンセサイザにおいて、ス イッチ２０を除いた回路は通常のＰＬＬ周波数シンセサイザであり、スイッチ２ ０がオン状態中の作用は通常のＰＬＬ周波数シンセサイザの場合と同様である。 いま、スイッチ２０はタイミング信号発生回路２５の出力信号が高電位レベルの ときオン状態に、低電位レベルのときオフ状態に制御されるものとする。

【００１４】 タイミング信号発生回路２５からは通常高電位レベルの信号が出力されており 、スイッチ２０はオン状態に制御されている。図２に示す如く、例えば時刻ｔ₁ において出力周波数をｆ_Hからｆ_L（ｆ_H＞ｆ_L）に変えるために可変分周器５０に 入力される分周比制御データ（Ｄ）が変わると、周波数制御電圧は下がり始める 。ここで、周波数ｆ_Hは周波数制御電圧Ｖ_Hが印加された状態における電圧制御発 振器４０の発振周波数、周波数ｆ_Lは周波数制御電圧Ｖ_L（Ｖ_H＞Ｖ_L）が印加され た状態における電圧制御発振器４０の発振周波数である。

【００１５】 周波数制御電圧は時刻ｔ₄において周波数ｆ_Lを発振するための電圧Ｖ_Lとなる が、仮りにこの時スイッチ２０がオン状態であれば、図２の破線で示す如くアン ダーシュートが生じてしまう。しかし、時刻ｔ₄からｔ₅の間、図３に示すように 例えば数１０μｓｅｃの期間だけタイミング信号発生回路２５から低電位レベル の信号が出力される。したがって、スイッチ２０はこの期間だけオフ状態に制御 される。

【００１６】 この動作によって、時刻ｔ₄からｔ₅の時間、電圧制御発振器４０に印加される 周波数制御電圧は、ループフィルタ３０に充電された電荷によって電圧Ｖ_Lに維 持される。時刻ｔ₅においてタイミング信号発生回路２５の出力によってスイッ チ２０は再びオン状態に制御されて、ＰＬＬループは再び形成されて、位相同期 動作が開始される。

【００１７】 このとき可変分周器５０から出力される出力信号の周波数ｆｖ（図４（ａ）） と位相比較器１０に入力される基準信号の周波数ｆｒ（図４（ｂ））との間に位 相差がある場合、図４（ｃ）に示すように誤差電圧を生ずる。この誤差電圧のた めに、周波数制御電圧はＶ_Lから離れる方向に変化する。

【００１８】 しかし、上記のように周波数制御電圧がＶ_Lに極めて近い状態でＰＬＬループ が閉じられて位相同期動作が再開される。したがって、図２において実線で示し たように周波数制御電圧の変化量は極めて少なく、周波数制御電圧は時刻ｔ₆に おいて安定となって、第１実施例におけるＰＬＬ周波数シンセサイザのロックア ップタイムは時間（ｔ₆−ｔ₁）に短縮されることになる。

【００１９】 また、上記において出力周波数を、ｆ_Hからｆ_Lに変化させる場合を説明したが 、出力周波数をｆ_Lからｆ_Hに変化させる場合でも同様の動作で、ロックアップタ イムの短縮が図れる。

【００２０】 さらに、基準周波数が固定で、分周比を可変の場合の実施例で説明したが、基 準周波数が可変であって分周比固定の場合にも、また、基準周波数および分周比 共に可変の場合でも同様に適用することができる。

【００２１】 次ぎに本考案の第２実施例について説明する 図５は本考案の第２実施例の構成を示すブロック図である。

【００２２】 第２実施例のＰＬＬ周波数シンセサイザは、位相比較器１０によって基準周波 数ｆｒの入力信号の位相と可変分周器５０の出力信号の位相とを比較し、位相比 較出力をスイッチ２３を介してループフィルタ３０に供給し、ループフィルタ３ ０の出力を周波数制御電圧として電圧制御発振器４０に印加し、電圧制御発振器 ４０の出力を可変分周器５０に供給して分周し、可変分周器５０の出力（周波数 ｆｖ）を位相比較器１０に供給する。可変分周器５０およびスイッチ２３は制御 回路６０の出力によって分周比の制御およびスイッチ切替タイミングの制御をす る。

【００２３】 制御回路６０は図６に示すように、指示を受けて分周比データを生成して可変 分周器５０へ分周比データを出力するデータ生成回路６１、カウント中高電位出 力を発しかつカウント終了により低電位出力を発するカウンタ６３、データ生成 回路６１からの分周比データを受けて分周比データが変更されたとき変更された 分周比データと変更前の分周比データとの差の絶対値を演算し演算結果に基づい てカウンタ６３のカウント値をセットするデータ比較回路６２、データ生成回路 ６１の分周比データ変更時の信号を受けて所定の期間長の信号を出力するクロッ クゲート信号発生回路６６、クロックパルス発生器６５、クロックゲート信号発 生回路６６からの信号を受けてゲートを開いてゲート開期間中クロックパルス発 生器６５のクロックをカウンタ６３に供給するクロックゲート６４およびカウン タ６３のカウント終了のときの信号によってトリガされかつ出力でスイッチ２３ を制御するエッジトリガ単安定マルチバイブレータ６７からなっている。

【００２４】 上記のように構成された第２実施例において、クロックパルス発生器６５は図 ７（ａ）に示すようにクロックパルスを発生している。出力周波数を変化させる ときはデータ生成回路６１から新しい分周比データが可変分周器５０に送出され る。いま、出力周波数ｆ_Hのときの分周比データをＤ_H、出力周波数ｆ_Lのときの 分周比データをＤ_Lとする。出力周波数をｆ_Hからｆ_Lに変えたときには、データ 比較回路６２において｜Ｄ_H−Ｄ_L｜の演算が行われ、演算結果に応じてカウンタ ６３のカウント値がセットされる。

【００２５】 周波数切替時にはデータ生成回路６１からクロックゲート信号発生回路６６に 信号が送出され、この信号を受けたクロックゲート５４のゲートは図７（ｂ）に 示す所定の期間開かれ、この期間クロックパルスはカウンタ６３において、デー タ比較回路６２からの出力によって設定されたカウント値までカウントされる。 カウンタ６３からカウント中図７（ｃ）に示すように高電位出力が出力され、カ ウント終了時から低電位出力が出力される。

【００２６】 カウンタ６３からの低電位出力を受けてエッジトリガ単安定マルチバイブレー タ６７からスイッチ２３へ図７（ｄ）に示すオフ信号が出力される。したがって この信号を受けて、スイッチ２３は図７（ｄ）に示す期間だけオフ状態に制御さ れる。

【００２７】 したがって、図２に示すように出力周波数をｆ_Hからｆ_Lに変えたときには｜Ｄ _H −Ｄ_L｜の演算結果に応じた時刻ｔ₄、すなわち図３に示すように周波数制御電 圧がＶ_Lに達した時刻ｔ₄においてスイッチ２３はオフに制御され、エッジトリガ 単安定マルチバイブレータ６７の設定期間ｔ経過して、時刻ｔ₅においてオン状 態に制御される。この結果、ｔ期間、電圧制御発振器４０に印加される周波数制 御電圧はループフィルタ３０に充電された電荷によって電圧Ｖ_Lに維持される。 したがって、図２に示すように第２実施例におけるＰＬＬ周波数シンセサイザの ロックアップタイムも第１実施例と同様に、時間（ｔ₆−ｔ₁）に短縮されること になる。

【００２８】 また、図８に示すように時刻ｔ₁において出力周波数をｆ_Hからｆ_M（ｆ_H＞ｆ_M ＞ｆ_L）に変えたときには、前記の場合と同様に｜Ｄ_H−Ｄ_M｜の演算結果に応じ た時刻ｔ₂、すなわち図９に示すように周波数制御電圧がＶ_Mに達した時刻ｔ₂に おいてスイッチ２３はオフに制御され、エッジトリガ単安定マルチバイブレータ ６７の設定期間ｔ経過した時刻ｔ₃においてオン状態に制御される。この結果、 ｔ期間、電圧制御発振器４０に印加される周波数制御電圧はループフィルタ３０ に充電された電荷によって電圧Ｖ_Mに維持される。したがって、図８に示すよう に第２実施例におけるＰＬＬ周波数シンセサイザのロックアップタイムは短縮さ れた時間（ｔ₄´−ｔ₁）となる。

【００２９】 また、第２実施例において出力周波数を低下させる場合を例示したが、増加さ せる場合も同様であって、ロックアップタイムの短縮が図れる。

【００３０】

【考案の効果】

以上説明した如く本考案によれば、出力周波数変更時に出力周波数変更時から 出力周波数変更幅に基づく期間遅れた時期にスイッチが所定期間オフ状態にする ようにしたため、スイッチオフ中ループフィルタに充電された電荷に応じた電圧 に電圧制御発振器の周波数制御電圧が維持され、スイッチがオフされる時期は変 更された出力周波数に対応する周波数制御電圧に達した時期に設定することがで き、スイッチオフの期間はオーバシュート、アンダシュートを最小にする期間に 設定できて、ロックアップタイムが減少し、かつ出力周波数変更時においてロッ クはずれが起こりにくくなる効果がある。

【図面の簡単な説明】

【図１】本考案の第１実施例の構成を示すブロック図で
ある。

【図２】本考案の第１および第２実施例の作用の説明に
供する周波数制御電圧を示す模式図である。

【図３】本考案の第１および第２実施例の作用の説明に
供するタイミング図である。

【図４】本考案の第１実施例の作用の説明に供する誤差
電圧の波形図である。

【図５】本考案の第２実施例の構成を示すブロック図で
ある。

【図６】本考案の第２実施例における制御回路の構成を
示すブロック図である。

【図７】本考案の第２実施例における制御回路の作用の
説明に供するタイミング図である。

【図８】本考案の第２実施例の作用の説明に供する周波
数制御電圧を示す模式図である。

【図９】本考案の第２実施例の作用の説明に供するタイ
ミング図である。

【図１０】従来例の構成を示すブロック図である。

【図１１】従来例の他の構成を示すブロック図である。

【符号の説明】

１０ 位相比較器 ２０および２３ スイッチ ２５ タイミング信号発生回路 ３０ ループフィルタ ４０ 電圧制御発振器 ５０ 可変分周器 ６０ 制御回路

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】 ＰＬＬ周波数シンセサイザにおいて、位
   相比較器とループフィルタとの間に設けられたスイッチ
   と、出力周波数変更時から出力周波数変更幅に基づく期
   間遅れて所定期間スイッチをオフ状態に制御する制御手
   段とを備えたことをとするＰＬＬ周波数シンセサイザ。