JPH0570019U - パルス幅変調電力増幅器 - Google Patents

Abstract

(57)【要約】 【目的】 １つのパルス入力信号から相互に遅延関係を
有する複数の駆動用パルス信号を発生させて複数の電力
増幅用素子を駆動する。 【構成】 パルス幅変調電力増幅器において、パルス幅
変調されたパルス入力信号２６は遅延パルス発生回路５
２において例えば２つに分割され、立上り時及び立下り
時に相互に遅延関係を有する２つの駆動用パルス信号７
０、７２を発生する。そして、これら駆動用パルス信号
は駆動回路５４へ入力されて、電力増幅用素子としての
ＭＯＳ−ＦＥＴ Ｔ１２、Ｔ４をそれぞれ独立して駆動
するが、前記遅延のために両ＦＥＴが同時にオン状態に
なることが防止される。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

本考案は、パルス幅変調（ＰＷＭ）電力増幅器に係り、特に、複数のＦＥＴ（ 電界効果トランジスタ）が同時にオンすることを防止するパルス幅変調電力増幅 器に関する。

【０００２】

【従来の技術】

一般に、パルス幅変調は、スイッチングレギュレータやオーディオ機器等のパ ルス幅変調電力増幅器に使用されている。 例えば図６はオーディオ機器等に用いられるＮチャネルパワーＭＯＳ−ＦＥＴ による増幅器を示し、このＰＷＭ電力増幅器は、オペアンプ等を内蔵する三角波 発生部２から出力された例えば５００ＫＨｚ程度のキャリア信号としての三角波 ４を、ＰＷＭ用コンパレータ６、抵抗Ｒ１〜Ｒ５、コンデンサＣ１、Ｃ２を適宜 組み合わせてなるＰＷＭ変調部５のＰＷＭ用コンパレータ６の＋入力端子へ入力 し、このコンパレータ６へ入力した上記三角波４と上記コンパレータ６の−入力 端子へ入力したアナログの入力信号８とを比較し、入力信号８の振幅に応じてパ ルス幅を変えるようにしてパルス幅変調を行うようになっている。

【０００３】 そして、このコンパレータ６からの出力信号は、パルス幅変調されたパルス入 力信号として多数の抵抗Ｒ６〜Ｒ１３、コンデンサＣ５〜Ｃ１０、トランジスタ Ｔ１〜Ｔ４、Ｔ１１、Ｔ１３、ダイオードＤ１、Ｄ２、コイルＬ１等を適宜組み 合わせて形成した駆動回路１８へ入力されて上記トランジスタ内の電界効果トラ ンジスタを駆動する。そして、この駆動回路１８からの出力信号は、コイルＬ２ 、Ｌ３、コンデンサＣ１１、Ｃ１２、抵抗Ｒ１４、Ｒ１５等を適宜組み合わせて 形成したローパスフィルタ２４を介して負荷へ供給されるようになっている。 また、他の電力増幅器の一例としては例えば図７に示すような純コンプリメン タリ形の増幅器が知られている。

【０００４】 この増幅器においては、パルス幅変調されたＰＷＭパルス入力信号２６から２ つの駆動用パルス信号を発生させるために、まず、パルス入力信号２６を、共に ベースのアースされたＮＰＮトランジスタＴ５のエミッタ及びＰＮＰトランジス タＴ６のエミッタへ入力している。ＮＰＮトランジスタＴ５の出力は、接合構造 が相互に異なってエミッタ同士が接続された２つのＰチャネル用のトランジスタ Ｔ７、Ｔ８のベースへ入力されると共に抵抗Ｒ１６、コンデンサＣ１３を介して アースされている。また、トランジスタＴ７のコレクタは＋Ｖｃｃ電源へ接続さ れている。

【０００５】 一方、上記ＰＮＰトランジスタＴ６の出力は、同様に接合構造が相互に異なっ てエミッタ同士が接続された２つのＮチャネル用のトランジスタＴ９、Ｔ１０の ベースへ入力されると共に抵抗Ｒ１７、コンデンサＣ１４を介してアースされて いる。また、トランジスタＴ１０のコレクタは−Ｖｃｃ電源へ接続されている。 そして、上記２つのＰチャネル用トランジスタＴ７、Ｔ８のエミッタ出力は、 ソースが＋Ｖｃｃ電源へ接続されたＰチャネル用のＭＯＳ−ＦＥＴ（電界効果ト ランジスタ）Ｔ１２のゲートへ接続され、また、２つのＮチャネル用トランジス タＴ９、Ｔ１０のエミッタ出力は、ソースが−Ｖｃｃ電源へ接続されたＮチャネ ル用のＭＯＳ−ＦＥＴ Ｔ１４へ接続されており、そして、両ＭＯＳ−ＦＥＴ Ｔ１２、Ｔ１４のドレインは、出力フィルタとしてのローパスフィルタを介して 負荷へ接続されている。

【０００６】

【考案が解決しようとする課題】

ところで、ＦＥＴは一般的には高速動作素子として知られているが、実際には オン、オフ動作時に若干の遅れが生ずることは避けられない。例えば図８に示す ようなＦＥＴの動作測定回路において、ＭＯＳ−ＦＥＴ Ｔ１６のゲート−ソー ス間に例えば５０Ωの抵抗Ｒ１８を接続すると共に出力側のドレイン−ソース間 に１５Ωの抵抗Ｒ２０及び直流電源４８を接続し、入力側に図９（Ａ）に示すよ うな例えば振幅１５Ｖの入力パルス５０を入力したものと仮定する。すると、出 力側には図９（Ｂ）に示すような遅延した出力波形５２が現れることになる。す なわち、入力パルスがその最大振幅の９０％に低下した時から出力パルスがその 最大振幅の１０％までに上昇するまでの遅れＬ１は約１５ｎｓであり、そして、 出力波形がその最大振幅の１０％から９０％に達するまでに要する立上り時間Ｌ ２は約４５ｎｓであり、結果的に出力波形が立上る時にはＬ１＋Ｌ２＝６０ｎｓ の遅れが生ずる。

【０００７】 これに対して、入力パルスが立上る時から出力波形がその最大振幅の９０％に 低下するまでの遅れＬ３は約４５ｎｓであり、そして、出力波形がその最大振幅 の９０％から１０％に達するまでに要する立下り時間Ｌ４は約５５ｎｓであり、 結果的に出力波形が立下る時にはＬ３＋Ｌ４＝１００ｎｓの遅れが生ずる。この ように、ＦＥＴにあっては、総合的にオンする時の遅延時間よりもオフする時の 遅延時間が長くなる傾向にある。 このために、図６及び図７に示すような先の増幅器においては、Ｐチャネル用 のＦＥＴ Ｔ１２のゲート及びＮチャネル用のＦＥＴ Ｔ１４のゲートにはそれ ぞれ図１０（Ａ）、（Ｂ）に示すような相互に遅延のない同一駆動用パルスが付 与されているので、各ＦＥＴ Ｔ１２、Ｔ１４のドレイン−ソースのオン部分は それぞれ図１０（Ｃ）、（Ｄ）のようになる。すなわち、両ＦＥＴの立下り時の 遅れは立上り時の遅れよりもかなり大きくなり、結果的にオン、オフの過渡時に おいて両ＦＥＴの動作遅れに起因して両ＦＥＴが僅かな時間だけ共にオンする短 絡時間Ｌ５が発生し、ショート状態になっていた。

【０００８】 この現象は、特にスイッチング周波数を上げると顕著になり、消費電力が増大 するという問題が発生するのみならず、不要輻射も増大するという問題点があっ た。 本考案は、以上のような問題点に着目し、これを有効に解決すべく創案された ものである。本考案の目的は、１つのパルス入力信号から相互に遅延関係を有す る２つの駆動用パルス信号を発生することにより複数の電力増幅用素子が同時に オンすることを防止したパルス幅変調電力増幅器を提供することにある。

【０００９】

【課題を解決するための手段】

本考案は、上記問題点を解決するために、パルス幅変調されたパルス入力信号 に基づいて駆動回路に含まれた複数の電力増幅用素子を駆動させるパルス幅変調 電力増幅器において、前記駆動回路の前段に、前記パルス入力信号に基づいて立 上り時及び立下り時に相互に遅延関係を有する複数の駆動用パルス信号を発生さ せる遅延パルス発生回路を設けるように構成したものである。

【００１０】

【作用】

本考案は、以上のように構成されたので、遅延パルス発生回路は、これに入力 されるパルス入力信号に基づいて相互に遅延関係を有する複数、例えば２つの駆 動用パルス信号を発生する。そして、この２つの駆動用パルス信号は駆動回路へ 入力されて、それぞれ独立して相補関係にある電力増幅用素子、例えばＭＯＳ− ＦＥＴを駆動することになる。この時、動作遅れが生じても上記２つの駆動用パ ルス信号は相互に遅延されているので、両電力増幅用素子が同時にオン状態にな ることを防止することができる。

【００１１】

【実施例】

以下に、本考案に係るパルス幅変調電力増幅器の一実施例を添付図面に基づい て詳述する。 図１は本考案に係るパルス幅変調電力増幅器を示す回路図、図２は図１に示す 回路中の主要部分の電圧波形を示す波形図である。尚、図７に示す従来装置と同 一部分には同一符号を付す。 まず、この電力増幅器は、１つのパルス入力信号２６に基づいて相互に遅延関 係を有する複数、例えば２つの駆動用パルス信号を発生させる遅延パルス発生回 路５２と、これより出力される２つの駆動用パルス信号により駆動される複数、 例えばＰチャネル用の電力増幅用素子としてのＰ−ＭＯＳ−ＦＥＴ Ｔ１２とＮ チャネル用の電力増幅用素子としてのＮ−ＭＯＳ−ＦＥＴ Ｔ１４との２つの素 子を有する駆動回路５４を備えている。

【００１２】 具体的には、上記遅延パルス発生回路５２は、例えばロジック用ＩＣのＮＯＴ 回路よりなるバッファ５６を有しており、このバッファ５６には、アナログの入 力信号を三角波によりパルス幅変調することにより形成されたＰＷＭパルス入力 信号２６が入力され、出力インピーダンスを低下するようになっている。尚、こ のバッファ５６としてＮＯＴ回路を用いて信号を反転する必要はなく、通常のバ ッファを用いるようにしてもよい。 上記バッファ５６の出力側には、逆方向になされた第１ダイオードＤ４及び順 方向になされた第２ダイオードＤ６がそれぞれ接続されると共に上記第１ダイオ ードＤ４の出力側には例えばＮＯＴ回路よりなる第１バッファ５８が接続され、 上記第２ダイオードＤ６の出力側には同様に例えばＮＯＴ回路よりなる第２バッ ファ６０が接続されている。そして、上記第１及び第２バッファ５８、６０の入 力側は、抵抗Ｒ２４、Ｒ２６の直列接続を介して結合されると共にこの抵抗Ｒ２ ４、Ｒ２６の接続点はコンデンサＣ１６を介してアースされており、コンデンサ Ｃ１６に電荷が蓄積される際にこれと抵抗Ｒ２４、Ｒ２６により決定される時定 数だけ各パルス信号を遅延し得るように構成されている。

【００１３】 そして、上記第１バッファ５８の出力は、抵抗Ｒ２８を介してＮＰＮトランジ スタＴ２０のベースへ接続されると共にこのベースは抵抗Ｒ３０を介してアース されている。また、第２バッファ６０の出力は、抵抗Ｒ３２を介してＰＮＰトラ ンジスタＴ２２のベースへ接続されると共にこのベースは抵抗Ｒ３４を介して＋ ５Ｖの電源へ接続されている。 上記ＮＰＮトランジスタＴ２０のエミッタはアースされ、このコレクタは抵抗 Ｒ３６を介してＰＮＰトランジスタＴ２４のベースへ接続されると共にこのトラ ンジスタＴ２４のエミッタとベースは抵抗Ｒ３８を介して接続される。また、Ｐ ＮＰトランジスタＴ２２のエミッタは＋５Ｖの電源へ接続され、このコレクタは 抵抗Ｒ３９を介してＮＰＮトランジスタＴ２６のベースへ接続されると共にこの トランジスタＴ２６のベースとエミッタとは抵抗４０を介して接続される。

【００１４】 また、一方のトランジスタＴ２４のエミッタは＋Ｖｃｃの電源へ接続されると 共にこのエミッタとコレクタの間には、エミッタ側を順方向とするツェナダイオ ードＺＤ１が接続されている。他方のトランジスタＴ２６のエミッタは−Ｖｃｃ の電源へ接続されると共にこのエミッタとコレクタとの間にはコレクタ側を順方 向とするツェナダイオードＺＤ２が接続されている。また、このトランジスタＴ ２６のコレクタと上記トランジスタＴ２４のエミッタとの間には抵抗Ｒ４２が接 続されると共に上記トランジスタＴ２６のエミッタとトランジスタ２４のコレク タとの間には抵抗Ｒ４４が接続される。 そして、上記トランジスタＴ２４のコレクタは、相互に異なる構造になされた ＮＰＮトランジスタＴ２８とＰＮＰトランジスタＴ３０のベースへ接続されてお り、一方のトランジスタＴ２８のコレクタは＋Ｖｃｃの電源へ接続されていると 共に他方のトランジスタＴ３０のコレクタは−Ｖｃｃの電源へ接続されている。

【００１５】 そして、上記両トランジスタＴ２８、Ｔ３０のエミッタは、電力増幅用素子と しての前記Ｐチャネル用のＭＯＳ−ＦＥＴ Ｔ１２のゲートへ共通に接続されて おり、ゲートパルスを印加するように構成されている。 また、前記トランジスタＴ２６のコレクタは、相互に異なる構造になされたＮ ＰＮトランジスタＴ３２とＰＮＰトランジスタＴ３４のベースへ接続されており 、一方のトランジスタＴ３４のコレクタは−Ｖｃｃの電源へ接続されると共に他 方のトランジスタＴ３２のコレクタは＋Ｖｃｃの電源へ接続されている。そして 、両トランジスタＴ３２、Ｔ３４のエミッタは、電力増幅用素子としての前記Ｎ チャネル用のＭＯＳ−ＦＥＴ Ｔ１４のゲートへ共通に接続されており、相補的 なゲートパルスを印加するように構成されている。 そして、このＮチャネル用のＭＯＳ−ＦＥＴ Ｔ１４のソースは−Ｖｃｃの電 源へ接続されると共にＰチャネル用のＭＯＳ−ＦＥＴ Ｔ１２のソースは＋Ｖｃ ｃの電源へ接続されている。これら両ＦＥＴ Ｔ１２、Ｔ１４のドレインは相互 に接続されて、後段の出力フィルタとしてのローパスフィルタ側へ出力を送出し 得るように構成される（図６参照）。

【００１６】 次に、以上のように構成された本実施例の動作について説明する。 まず、前段にてパルス幅変調された図２（Ａ）に示すようなパルス入力信号２ ６は遅延パルス発生回路５２のバッファ５６へ入力されて出力インピーダンスが 下げられた後２つに分割されて、一方は第１ダイオードＤ４及び第１バッファ５ ８を介して駆動回路５４側へ導入され、他方は第２ダイオードＤ６及び第２バッ ファ６０を介して駆動回路５４側へ導入される。この遅延パルス発生回路５２に おいては、分割された２つのパルス波は、それぞれ抵抗Ｒ２４、Ｒ２６及びコン デンサＣ１６の作用によりコンデンサＣ１６に電荷が蓄積するときに遅延が生じ 、図２（Ｂ）、（Ｃ）に示すように相互に遅延時間ΔＬ６の遅延を有する２つの 駆動用パルス信号７０、７２が発生する。 そして、これら２つの駆動用パルス信号７０、７２は、それぞれ独立して動作 するＰチャネル回路及びＮチャネル回路へ入力される。

【００１７】 遅延パルス発生回路５２及び駆動回路５４における各主要ポイントの電圧波形 を図２中にそれぞれ示す。 すなわち、図２（Ａ）はバッファ５６の出力側であるポイントＡの電圧波形を 示し、図２（Ｂ）は第１バッファ５８の出力側であるポイントＢの電圧波形を示 し、図２（Ｃ）は第２バッファ６０の出力側であるポイントＣの電圧波形を示し 、図２（Ｄ）はトランジスタＴ２０のコレクタ側の電圧波形を示し、図２（Ｅ） はトランジスタＴ２２のコレクタ側の電圧波形を示し、図２（Ｆ）はトランジス タＴ２４のコレクタ側の電圧波形を示し、図２（Ｇ）はトランジスタＴ２６のコ レクタ側の電圧波形を示し、図２（Ｈ）はＰチャネル用のＭＯＳ−ＦＥＴ Ｔ１ ２のゲートパルス波形を示し、図２（Ｉ）はＮチャネル用のＭＯＳ−ＦＥＴ Ｔ １４のゲートパルス波形を示す。また、図２（Ｈ）において斜線の部分はＰチャ ネル用のＭＯＳ−ＦＥＴ Ｔ１２がオン状態の区間を示し、図２（Ｉ）において 斜線の部分はＮチャネル用のＭＯＳ−ＦＥＴ Ｔ１４がオン状態の区間を示す。 尚、Ｖｚ_D1及びＶｚ_D2は、ツェナダイオードＺＤ１及びＺＤ２の両端の電圧を示 す。

【００１８】 図２（Ｄ）の電圧波形と図２（Ｅ）の電圧波形は、それぞれトランジスタＴ２ ０及びトランジスタＴ２２の各ゲートへ入力される図２（Ｂ）の電圧波形と図２ （Ｃ）の電圧波形とによるオン、オフ動作により各波形を反転した波形となる。 また、図２（Ｆ）の電圧波形は、トランジスタＴ２４のオン、オフ動作に応じ て、＋Ｖｃｃとこれより定電圧ダイオードであるツェナダイオードＺＤ１の電圧 降下Ｖｚ_D1を引いた電位との間を変動し、図２（Ｇ）の電圧波形は、トランジス タＴ２６のオン、オフ動作に応じて、−Ｖｃｃとこれより定電圧ダイオードであ るツェナダイオードＺＤ２の電圧降下Ｖｚ_D1を合わせた電位との間を変動する。 そして、トランジスタＴ２４のオン、オフに応じて２つのトランジスタＴ２８ 、Ｔ３０は互いに交代にオン、オフされ、この結果、Ｐチャネル用のＭＯＳ−Ｆ ＥＴ Ｔ１２のゲートには図２（Ｆ）に示すと同様な図２（Ｈ）に示すようなゲ ートパルス波形が印加されてこれをオン、オフする。

【００１９】 また、トランジスタＴ２６のオン、オフに応じて２つのトランジスタＴ３２、 Ｔ３４も互いに交代にオン、オフされ、この結果、Ｎチャネル用のＭＯＳ−ＦＥ Ｔ Ｔ１４のゲートには、図２（Ｇ）に示すと同様な図２（Ｉ）に示すようなゲ ートパルス波形が印加されてこれをオン、オフする。 この時、各ＦＥＴ Ｔ１２、Ｔ１４のオン、オフ動作は一般的に図９（Ａ）、 （Ｂ）に示すようにオフ状態になる時の遅延時間がオン状態になる時の遅延時間 よりも長くなる。例えば、図２（Ｈ）の出力波形に注目するとＦＥＴ Ｔ１２が オフからオンする時には時間Ｌ１０の遅れが生ずるが、オンからオフするときに は時間Ｌ１０よりも長い時間Ｌ１２の遅れが生ずる。

【００２０】 このようにオン、オフ時における遅延時間が発生しても各ＦＥＴ Ｔ１２、Ｔ １４を駆動する両駆動用パルス信号７０、７２（図２（Ｂ）、（Ｃ）参照）は相 互に遅延されているので、両ＦＥＴ Ｔ１２、Ｔ１４のオン、オフ過渡時におい て共にオン状態となる状態が発生することを阻止でき、例えば、ＦＥＴ Ｔ１２ がオン状態からオフ状態に変わってから時間ΔＬ７後にＦＥＴ Ｔ１４がオフ状 態からオン状態となる。この時の時間ΔＬ７を調整するには、図２（Ｂ）、（Ｃ ）に示す時間ΔＬ６の大きさ、例えば第１及び第２バッファ５８、６０の前段に 設けた抵抗Ｒ２４、Ｒ２６の抵抗値またはコンデンサＣ１６の容量の大きさを適 宜調整する。 このように、相互に遅延関係を有する２つの駆動用パルス信号７０、７２によ りＦＥＴ Ｔ１２、Ｔ１４を駆動することにより、２つのＦＥＴが瞬時でも共に オン状態となることをなくすことができ、消費電力及び不要輻射を減少させるこ とができる。

【００２１】 尚、上記実施例においては、駆動用パルス信号において遅延時間ΔＬ６を発生 させるために、遅延パルス発生回路５２をダイオード、抵抗、コンデンサにより 構成したが、これに限定されず、図３及び図４に示すように波形のなまりに起因 する電圧差を用いるようにしてもよい。 すなわち、ＰＷＭパルス入力を入力する入力端子８０に抵抗Ｒ５０、Ｒ５２を 接続してパルス入力を２つに分割し、各抵抗Ｒ５０、Ｒ５２をそれぞれトランジ スタＴ３０、Ｔ３２の各ベースへ接続する。そして、各トランジスタＴ３０、Ｔ ３２のベース間に抵抗Ｒ５４、Ｒ５６の直列接続を結合し、この抵抗Ｒ５４、Ｒ ５６の接続点及び両トランジスタＴ３０、Ｔ３２のエミッタをアースすると共に 各コレクタを出力端とする。 このように構成された回路の入力端子８０に図４に示すように立下り時におけ る両ＦＥＴのスレシホルドレベルを通過する時間に遅延時間ΔＬ６を生ずるよう な波形のなまりを有するＰＷＭパルス入力を加えることにより、ポイントＪにお いて例えば＋０．６Ｖの電位になればトランジスタＴ３０はオンしてＰチャネル ＭＯＳ−ＦＥＴのオン信号が発生し、ポイントＫにおいて例えば−０．６Ｖの電 位になればトランジスタＴ３２はオンしてＮチャネルＭＯＳ−ＦＥＴのオン信号 が発生することになる。

【００２２】 更に、遅延時間ΔＬ６を発生させるために図５に示すようにロジックＩＣの伝 達遅延時間を利用するようにしてもよい。すなわち、ＰＷＭパルス入力を２つに 分割し、一方には、ＮＡＮＤ回路８２、８４、８６、８８を直列に接続し、最後 に一方の入力端子をＮＡＮＤ回路８８の出力に接続して他方の入力端子をＰＷＭ パルス入力側へ直接接続したＮＡＮＤ回路９０を設ける。 また、他方には同様にＮＡＮＤ回路９２、９４、９６、９８を直列に接続し、 最後に一方の入力端子をＮＡＮＤ回路９８の出力に接続して他方の入力端子をＰ ＷＭパルス入力側へ直接接続したＮＯＲ回路１００を設けるようにしてもよい。 尚、本考案はオーディオ機器のみならず、ＣＤラジカセ、ビデオムービ等のポ ータブル機器用のモータドライバ等にも適用することができる。

【００２３】

【考案の効果】

以上説明したように、本考案のパルス幅変調電力増幅器によれば、次のような 優れた作用効果を発揮することができる。 相互に遅延関係を有する複数の駆動用パルス信号によりそれぞれ独立的に複数 の電力増幅用素子を駆動するようにしたので、スイッチング周波数を上げても電 力増幅用素子が同時にオン状態となってショート状態が発生することを阻止する ことができる。 従って、ショートによる大きな電流が流れることを阻止でき、省電力化及びヒ ートシンクの小型化に寄与できるのみならず、不要輻射の増加を防止することが できる。

【図面の簡単な説明】

【図１】本考案に係るパルス幅変調電力増幅器を示す回
路図である。

【図２】図１に示す回路中の主要部分の電圧波形を示す
波形図である。

【図３】本考案の増幅器の遅延パルス発生回路の他の実
施例を示す回路図である。

【図４】図３に示す回路に入力されるＰＷＭパルス波を
示す波形図である。

【図５】本考案の増幅器の遅延パルス発生回路の更に他
の実施例を示す回路図である。

【図６】従来のＮチャネルパワーＭＯＳ−ＦＥＴによる
増幅器の回路図を示す。

【図７】従来の純コンプリメンタリ形の増幅器の回路図
を示す。

【図８】ＦＥＴの動作測定回路を示す回路図である。

【図９】図８に示す測定回路の入力パルスと出力波形の
関係を示す波形図である。

【図１０】２つのＦＥＴが同時にオン状態になることを
説明するための波形図である。

【符号の説明】

２６…パルス入力信号、５２…遅延パルス発生回路、５
４…駆動回路、５６…バッファ、５８…第１バッファ、
６０…第２バッファ、７０，７２…駆動用パルス信号、
Ｔ１２…Ｐチャネル用のＭＯＳ−ＦＥＴ（電力増幅用素
子）、Ｔ１４…Ｎチャネル用のＭＯＳ−ＦＥＴ（電力増
幅用素子）。

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】 パルス幅変調されたパルス入力信号に
   基づいて駆動回路に含まれた複数の電力増幅用素子を駆
   動させるパルス幅変調電力増幅器において、前記駆動回
   路の前段に、前記パルス入力信号に基づいて立上り時及
   び立下り時に相互に遅延関係を有する複数の駆動用パル
   ス信号を発生させる遅延パルス発生回路を設けるように
   構成したことを特徴とするパルス幅変調電力増幅器。