JPS59122005A

JPS59122005A - パルス幅変調電力増幅器

Info

Publication number: JPS59122005A
Application number: JP57232196A
Authority: JP
Inventors: Satoru Ishii; 哲石井
Original assignee: Pioneer Corp; Pioneer Electronic Corp
Current assignee: Pioneer Corp
Priority date: 1982-12-27
Filing date: 1982-12-27
Publication date: 1984-07-14

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】本発明はパルス幅変調（ＰＷＭ）電力増幅器に関し、特
に、出力段のスイッチング時に生じる電力損失を極小に
抑えるようにしたＰＷＭ電力増幅器に関する。

従来、ＰＷＭ電力増幅器の出力段付近は、第１図に示す
ような構成が用いられていた。図では、出力段のスイッ
チング素子として、ＭＯＳＦＥＴを使用した例を示して
いる。

図において、１は、Ｓルス幅変調信号７５（印力口され
る入力端子であシ、ＮＰＮ）ランシｙ、ｐＱ、オよびＰ
ＮＰ　）ランジスタＱ、の各ベースに接続されている。

ＱｌとＱ２はエミッタどおしが接続され、抵抗Ｒ，，Ｒ
，を通して接地されている。抵抗Ｒ７には容量Ｃ１が並
列に接続される。

一方、電源として、出力段用電源上Ｂ＋、　＋Ｂ＋を基
準に作られ九Ｂｚ　（＝＋　Ｂ＋　＋　Ｖ’＋　）とＢ
、（＝＋Ｂ＋−Ｖｔ）、および−Ｂ１を基準に作られた
Ｂ＋　（二ＢＩＶＩ）とＢ、　（＝　−Ｂ、＋Ｖ、　）
が用意されている。

トランジスタＱ１のコレクタは、抵抗Ｒ３の一端、ＮＰ
Ｎ）ランジスタＱ、およびＰＮＰ　）ランシスタｑの各
ベースに接続される。Ｑ３とＱｌはエミッタとおしが接
続されて、ＰチャンネルＭＯ８ＦＥＴＱ７のゲートに導
かれる。

また、Ｑ＝、　Ｑｌのコレクタは各々Ｂｔ、　Ｂ、に接
続され、ＦＢＴＱ、のソースは十Ｂに接続されている。

さらＫ、上記Ｒｓ、　Ｑｌ、　Ｑｌ、　Ｑ？と全く対称
な構成で、Ｒ４，Ｑｓ、　Ｑ、ａ、　Ｑａが接続され、
ＦＥＴＱ７およびＱ８は、ドレインどうしが接続されて
いて、インダクタＬ１と容量Ｃ２からなる低域通過フィ
ルタを通して、出力端子２に導かれている。出力端子２
には、負荷３が接続されるようになっている。なお、入
力端子１と接地間には、バイアス抵抗Ｒ１＋が接続され
ている。

かかる構成において、次に、動作について説明する。第
２図■〜＠は、第１図における■〜＠の各点における電
圧波形である。

入力端子１にＰＷＭ信号が印加されると、ＦＥＴＱ’７
．Ｑ８の各ゲート電圧は、第２図＠、■のような波形と
なって、各ゲートには交互に順バイアスが印加される。

そして、Ｑ、、　Ｑ、のドレインには、第２図＠のよう
な波形が得られる。

入力に正信号が入力され、トランジスタＱ１がＯＦＦ、
）ランジスタＱ２がＯＮの時、トランジスタＱ３．Ｑ、
がＯＮ、）ランジスタＱ、、Ｑ、がＯＦＦとなっている
ため、トランジスタＱ、、Ｑ、、の各ベース領域には、
電荷が蓄積される。

入力が反転し、トランジスタＱ１がＯＮｌ　トランジス
タＱ２がＯＦＦになると、トランジスタＱ３の蓄積電荷
は、トランジスタＱ、を通じて強力に、引き抜かれるが
、トランジスタＱ６の蓄積電荷は、抵抗Ｒ４を通じて流
れ出すだけであるだめ、第２図Ｏのｔｄ、のように、Ｆ
ＥＴＱ８のゲート電圧が反転しはじめるまで、若干の時
間を要する。

同様に、入力が負になる瞬間には、トランジスタＱ、の
蓄積電荷がなくなる捷でに時間を幾し、ＦＥＴＱ、のゲ
ート電圧は、第２図＠のｔｄ２のように、若干の遅れを
生ずる。このため、両ＦＥＴが共に順バイアスされる時
間が発生する。

第２図において、出力段のスイッチ動作の途中（ｔｌ）
を見てみると、Ｆ　Ｂ　ＴＱ７．　Ｑａは、共にゲート
に順バイアスが印加され、且つ、ドレイン・ソース間電
圧ＶＤ日も順方向になっているため、いずれも、順方向
電流を流そうとする。

従って、この時点においては、電源（’−１−Ｂｌ）→
ＦＥＴＱ７→ＦＥＴＱｓ→電源（−Ｂｌ）という経路で
大電流が流れてしまい、各ＦＥＴに大きな電力損失を生
じると共に、素子のロードラインがその安全動作領域を
越えて、素子の破壊に至るおそれがある。

この電流は、クロスカレントと呼ばれるもので、これが
存在すると、出力段の効率が著しく悪化し、使用する素
子に広大な安全動作領域を必要とするため、パルス幅変
調電力増幅器を構成するうえで、大きな障害となってい
た。

また、駆動回路内の抵抗Ｒ３，Ｒ，には、次段のトラン
ジスタのコレクタ・ペース間の容量が、並列に存在する
ため、抵抗値が太きいと、スイッチング時のスピードが
遅くなる。

さらに、上記のように、トランジスタＱ、、　Ｑ、。

の蓄積電荷を抜く経路でもあシ、抵抗値としては、数百
オーム以内にすることが望ましい。

一方、ＭＯＳＦＥＴの伝達コンダクタンスＧｍは、１〜
２シーメンスのものが多く、大電力増幅器のように、大
きなドレイン電流が要求される場合には、ゲート電圧の
振幅を１０ボルト以上とる必要がある。

このため、抵抗Ｒ３，Ｒ，の各両端間の電圧も１０ボル
ト以上変化させなければならない。

いま、例えば、抵抗Ｒ８，Ｒ４を各々３３０Ωとすると
、トランジスタＱ１またはＱ２の導通時には、次段のト
ランジスタのｈｆｅを無限大と仮定しても、各トランジ
スタのコレクタ電流は、３０ｍＡ余り必要である。

この時、電源Ｂ、、　Ｂ、の電圧を±６０Ｖとすると、
トランジスタＱ、、Ｑ２の導通時は、■ａ　ｚ　＝　５
．Ｑ　Ｖ。

■ａ＝＝３ＱｍＡで動作し、この時のコレクタ損失Ｐａ
＝１．５Ｗとなる。

実際には、出力段の電極間容量を高速で駆動するために
、スイッチング時には、ゲートに比較的大きな電流を供
給する必要があるため、トランジスタＱ、、Ｑ２には、
瞬時的に、よシ大きな電流が要求される。

このように、トランジスタＱ、、Ｑ２には、安全動作領
域が広く、コレクタ損失の大きな素子が必要となる。

この発明は、上記のような従来のものの欠点を除去する
ためになされたもので、駆動回路内のトランジスタの電
荷蓄積時間を利用して、出力段素子の駆動電圧が同時に
順バイアスになることを防止することによって、効率の
良いパルス幅変調電力増幅器を提供することを目的とし
ている。

以下、この発明の一実施例を図に基いて説明する。第３
図において、第１図と同一箇所は同一記号で表わしであ
る。

正側についてみると、トランジスタＱ、、Ｑ、のベース
とトランジスタＱ、のコレクタとの接ＨＡを切り離し、
トランジスタＱ１のコレクタに、ＰＮＰトランジスタＱ
、のベースを接続する。トランジスタＱ９のエミッタは
、電源Ｂ、に接続され、コレクタは、トランジスタＱλ
、Ｑ４のベースおよび抵抗Ｒ６の一端に接続される。抵
抗Ｒ８の他端は、電源Ｂ３に接続される。

負側は、これと対称な構成とし、トランジスタＱ、。、
抵抗Ｒ６を用いている。

次に、この発明の動作について説明する。この場合、第
１図と異なシ、０点には、入力端子１に印加される信号
と逆相の信号が得られる。

第４図に各部の波形の例を示す。

入力に正信号が印加され、トランジスタＱ１がＯＦＦ、
）ランジスタＱ、がＯＮの時、トランジスタＱ、、　Ｑ
、、　Ｑ６がＯＦＦ、）ランジスタＱＩＯＩＩ　Ｑ４ｑ
がＯＮになっているだめ、Ｑ、、、　Ｑ４．　Ｑ、の各
ベース領域には電荷が蓄積される。

入力が反転し、トランジスタＱ１がＯＮ、Ｑ２がＯＦＦ
になると、トランジスタＱ９がＯＮし、ｑの蓄積を抜い
て、Ｑ、をＯＮさせる。従って、ＦＥＴＱ、のゲート電
圧＠は素早く上昇する。

しかし、負側では、トランジスタＱ２がＯＦＦしても、
ＱＩｏおよびＱ２．の蓄積がなくなるまでに時開を要す
るため、ＦＥＴＱ、のゲートは第４図■のｔｄ、のよう
な時間遅れののち反転する。同様に、入力が負になる瞬
間には、同図■のｔｄ４のような遅れを生ずる。

この場合、出力段のスイッチ動作の途中（ｔ２）を見て
みると、ＦＥＴＱ８のゲートは順バイアスされているが
、ＦＥＴＱ、のゲートは逆バイアスされており、ＦＥＴ
Ｑ７には電流が流れないため、クロスカレントも発生し
ない。

このようにして、Ｆ　Ｅ　ＴＱ７．　Ｑａの両方が同時
に順バイアスされる状態を避けることができる。

これによシ、各ＦＥＴの電力損失を大幅に減少させるこ
とができ、効率が改善される。

さらに、抵抗Ｒ３，Ｒ，は両端電圧の変化が１ボルトに
も達しないため、トランジスタＱ、、Ｑ２に流れる電流
値を小さく抑えることが可能である。

例えば、抵抗Ｒｓ、　Ｒ＜Ｋ　２２０Ωを用いたとする
と、トランジスタＱ、、Ｑ、のコレクタ電流は、約３ｍ
Ａに次段のベース電流を加えた値となる。

従来の回路に比べ、トランジスタＱ、、Ｑ２の電力損失
は著しく小さくなって、素子の選択も容易となシ、安価
な素子を用いることができるので、その分のコストをト
ランジスタＱ、、　Ｑ、、にまわすことができる。

なお、トランジスタＱｏ、　ＱＩｏがＯＮからＯＦＦに
移る時に、期待しているよシ長時間を要し、正側ではト
ランジスタＱ８．負側ではトランジスタＱ、の蓄積時間
だけで十分、上記の効果が得られる場合には、第５図の
ような方法を用いると、有効である。

即ち、入力端子１に印加される信号を、正側では容量Ｃ
８と抵抗Ｒ７、負側では容量Ｃ４と抵抗Ｒ８によって微
分し、各々、抵抗Ｒ９，Ｒｌｏを通してトランジスタＱ
１□、Ｑ１２を駆動する。

これＫよって、例えば、入力が負から正に反転した時に
は、トランジスタＱ＋ｔが瞬間的にＯＮし、トランジス
タＱＩＯの蓄積を引き抜き、入力が正から負に反転した
時には、同様に、トランジスタＱｏによってトランジス
タＱ９の蓄積を引き抜くととができる。

この例では、容量Ｃ，，Ｃ，は入力端子１に接続してい
るが、これは、トランジスタＱ、、Ｑ２のエミッタに接
続してもよい。

以上のように、この発明は、出力段の駆動電圧を、同時
に順方向にバイアスすることがないように構成したので
、クロスカレントが生じず、効率の良いパルス幅変調電
力増幅器を提供することができる。

また、出力段に用いる素子の安全動作領域は従来に比べ
て狭くてよいので、素子の選択が容易となり、しかも、
安価なものを用いることができる。

【図面の簡単な説明】

第１図は、従来のパルス幅変調電力増幅器の励振段から
出力段付近の構成例を示す図、第２図は、第１図の各部
の電圧波形の例を示す図、第３図は、本発明の一実施例
を示す図、第４図は、第３図の各部の電圧波形の例を示
す図、第５図は、本発明の他の実施例を示す図である。Ｒ，、Ｒ，、Ｒ７，Ｒ８・・・　抵抗Ｑ、、　　Ｑ、。ｒ　　ＱＩＩ＋　　Ｑ１０・・・　ト
ランジスタ特許出願人　　　パイオニア株式会社第１図第２図第３図第４図

Claims

【特許請求の範囲】

パルス幅変調信号に応じた電流が伝送される一端が電源
に接続された抵抗と、前記電源ラインにエミッタが前記
抵抗の他端にベースが接続されたトランジスタを備え、
前記トランジスタのコレクタよシ出力段を駆動する信号
を得るようにしたことを特徴とするパルス幅変調電力増
幅回路