JPH0570155B2 - - Google Patents
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- JPH0570155B2 JPH0570155B2 JP14532584A JP14532584A JPH0570155B2 JP H0570155 B2 JPH0570155 B2 JP H0570155B2 JP 14532584 A JP14532584 A JP 14532584A JP 14532584 A JP14532584 A JP 14532584A JP H0570155 B2 JPH0570155 B2 JP H0570155B2
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- JP
- Japan
- Prior art keywords
- electrode line
- pattern
- matrix type
- mask
- gate electrode
- Prior art date
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- Expired - Lifetime
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- Liquid Crystal (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、マトリクス型表示装置の製造方法
に関し、特に大型装置の解像度の改善に関するも
のである。
に関し、特に大型装置の解像度の改善に関するも
のである。
第１図はマトリクス型表示装置の基板１におけ
る配置を示すもので、複数個のゲート電極線２と
複数個のソース電極線３が互いに直交して配置さ
れ、各交点領域に画素を有するマトリクス型アレ
イ４より成る表示エリア部と、ゲート電極線２と
ソース電極線３に接続され、マトリクス型アレイ
４の周囲に配置された周辺リードアウト部５で構
成されている。機種によつてはソース電極線３が
ドレイン電極線となることもある。
る配置を示すもので、複数個のゲート電極線２と
複数個のソース電極線３が互いに直交して配置さ
れ、各交点領域に画素を有するマトリクス型アレ
イ４より成る表示エリア部と、ゲート電極線２と
ソース電極線３に接続され、マトリクス型アレイ
４の周囲に配置された周辺リードアウト部５で構
成されている。機種によつてはソース電極線３が
ドレイン電極線となることもある。
第２図は表示エリア部におけるマトリクス型ア
レイ４の一画素の構成を示すものであり、第３図
はマトリクス型アレイ４で構成されるマトリクス
型表示装置の表示エリア部における断面を示すも
のである。
レイ４の一画素の構成を示すものであり、第３図
はマトリクス型アレイ４で構成されるマトリクス
型表示装置の表示エリア部における断面を示すも
のである。
図において、６は例えば薄膜トランジスタ（以
下TFTと称す）などのスイツチ機能を有する能
動素子で、そのドレイン電極７に画素電極８及び
信号蓄積コンデンサ９が接続され、さらに、画素
電極８は表示材料１０に接続されている。
下TFTと称す）などのスイツチ機能を有する能
動素子で、そのドレイン電極７に画素電極８及び
信号蓄積コンデンサ９が接続され、さらに、画素
電極８は表示材料１０に接続されている。
また、マトリクス型表示装置は、基板材１１の
上にマトリクス型アレイ４及び周辺リードアウト
部５を形成した基板、例えばマトリクス型アレイ
基板１と、これと対向する透明導電電極１２を有
する対向電極基板１３との間に、例えば液晶など
の表示材料１０を挾持して構成されている。
上にマトリクス型アレイ４及び周辺リードアウト
部５を形成した基板、例えばマトリクス型アレイ
基板１と、これと対向する透明導電電極１２を有
する対向電極基板１３との間に、例えば液晶など
の表示材料１０を挾持して構成されている。
さらに、第４図は従来の製造方法によるマトリ
クス型アレイ４のパターン図、第５図は第４図の
−線断面図である。
クス型アレイ４のパターン図、第５図は第４図の
−線断面図である。
従来のマトリクス型表示装置の製造方法を以下
に述べる。
に述べる。
マトリクス型アレイ４は、例えば石英ガラス等
の透明絶縁基板等よりなる基板材１１の表面に、
まずゲート電極線２を形成する。これは、例えば
Ａ等をスパツタ法等で基板材１１上に全面成膜
し、大型のワンシヨツト露光マスクを用いたワン
シヨツト露光法による写真製版法により、フオト
レジストを形成する。ゲート電極線形成用フオト
マスクを用い、各マスク間のマスク合せをし、露
光し、現像してレジストパターンを形成する。こ
の後、Ａをエツチングして所望形状のゲート電
極線２を形成する。以下同様の大型マスクによる
ワンシヨツト露光法によつて、ゲート絶縁膜１
４、アモルフアス、シリコン等の半導体膜１５、
ソース電極線３、ドレイン電極７、保護膜１６、
ITO等よりなる画素電極８等を各マスク間の重ね
合わせを実施して形成することにより、マトリク
ス型アレイ４が完成する。また同様に周辺リード
アウト部５にはゲート電極線２及びソース電極線
３が形成される。
の透明絶縁基板等よりなる基板材１１の表面に、
まずゲート電極線２を形成する。これは、例えば
Ａ等をスパツタ法等で基板材１１上に全面成膜
し、大型のワンシヨツト露光マスクを用いたワン
シヨツト露光法による写真製版法により、フオト
レジストを形成する。ゲート電極線形成用フオト
マスクを用い、各マスク間のマスク合せをし、露
光し、現像してレジストパターンを形成する。こ
の後、Ａをエツチングして所望形状のゲート電
極線２を形成する。以下同様の大型マスクによる
ワンシヨツト露光法によつて、ゲート絶縁膜１
４、アモルフアス、シリコン等の半導体膜１５、
ソース電極線３、ドレイン電極７、保護膜１６、
ITO等よりなる画素電極８等を各マスク間の重ね
合わせを実施して形成することにより、マトリク
ス型アレイ４が完成する。また同様に周辺リード
アウト部５にはゲート電極線２及びソース電極線
３が形成される。
第６図、第７図はマトリクス型アレイ基板１の
特に高解像なパターン形成を必要とする画素の集
積より構成されるマトリクス型アレイ４のパター
ン形成を一般化して説明するためのパターン図で
ある。
特に高解像なパターン形成を必要とする画素の集
積より構成されるマトリクス型アレイ４のパター
ン形成を一般化して説明するためのパターン図で
ある。
マトリクス型アレイ４は、通常、ゲート電極線
２、ソース電極線３等の各構成要素部を形成する
ために約５〜10枚のフオトマスク（以下マスクと
称する）が用いられる。この各マスクの不完全性
に基く各マスク間のオーバレイの他、パターンの
エツジ粗さ、パターンの線幅変動及び基板材１１
の歪み等に起因した誤差要因よりレジストレーシ
ヨン不良が生じていた。このようなマトリクス型
アレイ４の欠陥は、多くの場合、パターンのエツ
ジの状態に起因して発生するものである。
２、ソース電極線３等の各構成要素部を形成する
ために約５〜10枚のフオトマスク（以下マスクと
称する）が用いられる。この各マスクの不完全性
に基く各マスク間のオーバレイの他、パターンの
エツジ粗さ、パターンの線幅変動及び基板材１１
の歪み等に起因した誤差要因よりレジストレーシ
ヨン不良が生じていた。このようなマトリクス型
アレイ４の欠陥は、多くの場合、パターンのエツ
ジの状態に起因して発生するものである。
第６図イ，ロは一般化して、反図形のパターン
幅XLで構成されるパターンＸと正図形のパター
ン幅YLで構成されるパターンＹとの二枚のマス
クのレジストレーシヨンの理想的な状態を示した
パターン図及びそのイ−ロ線断面図である。
幅XLで構成されるパターンＸと正図形のパター
ン幅YLで構成されるパターンＹとの二枚のマス
クのレジストレーシヨンの理想的な状態を示した
パターン図及びそのイ−ロ線断面図である。
図において、Ψ（Ｘ）Ψ（Ｙ）はパターンＸとパ
ターンＹの中心線を示す。この場合、エツジマー
ジン（Ｍ）はＭ＝（XL−YL）／２で表わされる。
ところが、大型マスクを用いたワンシヨツト露光
法による実際のパターン形成の場合を第７図イ，
ロに示す。Ψ（Ｘ）はパターンＸの中心線、Ψ
（Ｙ）はパターンＹの中心線である。図に示すよ
うに、実際のパターン形成においては、マスク上
におけるパターン位置のずれとマスク間の重ね合
わせのずれが重畳されたパターン位置精度（Ｏ）、
パターン幅変動（Ｌ）及びエツジ粗さ（Ｅ）等が
生じるため、実際のパターン形成におけるエツジ
マージン（M1）はM1＝（XL−YL）／２−（Ｏ＋
Ｌ＋Ｅ）に減少する。
ターンＹの中心線を示す。この場合、エツジマー
ジン（Ｍ）はＭ＝（XL−YL）／２で表わされる。
ところが、大型マスクを用いたワンシヨツト露光
法による実際のパターン形成の場合を第７図イ，
ロに示す。Ψ（Ｘ）はパターンＸの中心線、Ψ
（Ｙ）はパターンＹの中心線である。図に示すよ
うに、実際のパターン形成においては、マスク上
におけるパターン位置のずれとマスク間の重ね合
わせのずれが重畳されたパターン位置精度（Ｏ）、
パターン幅変動（Ｌ）及びエツジ粗さ（Ｅ）等が
生じるため、実際のパターン形成におけるエツジ
マージン（M1）はM1＝（XL−YL）／２−（Ｏ＋
Ｌ＋Ｅ）に減少する。
また、実際のマスクのパターン設計において、
パターンの最小線幅又は最小フイーチヤーサイズ
は、上記の理想的な状態におけるエツジマージン
（Ｍ）に近い値に設定される。
パターンの最小線幅又は最小フイーチヤーサイズ
は、上記の理想的な状態におけるエツジマージン
（Ｍ）に近い値に設定される。
一方、マトリクス型表示装置は、例えばマンと
マシン間のインターフエースの役割を果たし、表
示情報量の増大の要求から、大画面かつ高解像度
なものが要求される。
マシン間のインターフエースの役割を果たし、表
示情報量の増大の要求から、大画面かつ高解像度
なものが要求される。
ところが、通常の半導体素子用のシリコンウエ
ハの最大口径約150mm（6″）以上においては、パ
ターン形成の基準となるマスクに高精度なものが
なく、最小線幅又は最小フイーチヤーサイズで約
30μmが限界であり、このマスクパターンを基板
材１１上にパターンを転写するのに必要な、例え
ばマスクアライナー等の装置の解像度も上記のシ
リコンウエハーの口径以上では約30μmが限界と
なつている。
ハの最大口径約150mm（6″）以上においては、パ
ターン形成の基準となるマスクに高精度なものが
なく、最小線幅又は最小フイーチヤーサイズで約
30μmが限界であり、このマスクパターンを基板
材１１上にパターンを転写するのに必要な、例え
ばマスクアライナー等の装置の解像度も上記のシ
リコンウエハーの口径以上では約30μmが限界と
なつている。
また、TFT６を用いたマトリクス型表示装置
では、TFT６が通常不透明材料で構成され、表
示特性上欠陥部分となり、表示画素の開口率（画
素電極面積／画素面積）を低下させる。このた
め、TFT６等は可能な限り小面積に形成するこ
とが必要であるが、上記のように開口率はパター
ン形成の微細化に対するエツジマージン等の制約
条件で決定され、約30％が上限となる。
では、TFT６が通常不透明材料で構成され、表
示特性上欠陥部分となり、表示画素の開口率（画
素電極面積／画素面積）を低下させる。このた
め、TFT６等は可能な限り小面積に形成するこ
とが必要であるが、上記のように開口率はパター
ン形成の微細化に対するエツジマージン等の制約
条件で決定され、約30％が上限となる。
また、大面積のワンシヨツト露光法の大型マス
クにおける、大きな距離にかけてのパターン位置
の誤差、すなわち座標位置精度の誤差要因も大き
く、画面サイズが約150mm以上では約10μm以上の
値となる。又、各マスク間のオーバレイに関し、
大型マスク及び基板材１１の熱膨張に伴なうパタ
ーン座標位置精度の誤差要因を回避するために、
厳密なる温度管理が必要であつた。
クにおける、大きな距離にかけてのパターン位置
の誤差、すなわち座標位置精度の誤差要因も大き
く、画面サイズが約150mm以上では約10μm以上の
値となる。又、各マスク間のオーバレイに関し、
大型マスク及び基板材１１の熱膨張に伴なうパタ
ーン座標位置精度の誤差要因を回避するために、
厳密なる温度管理が必要であつた。
以上に説明したように、従来の大型のマトリク
ス型表示装置は、大型のワンシヨツト露光マスク
を用い、ワンシヨツト露光法による写真製版法に
よりパターンを形成しているために、パターンの
位置精度、パターン幅変動及びエツジ粗さなどの
誤差要因が増大するため、高解像度化が困難であ
つた。さらに、表示性能を左右する開口率の上昇
が不可能であると共に大きな距離にかけてのパタ
ーンの座標位置精度の悪さに基くパターン不良な
どにより、画素の生存率が低く、表示性能の高い
マトリクス型表示装置が得られないという欠点が
あつた。
ス型表示装置は、大型のワンシヨツト露光マスク
を用い、ワンシヨツト露光法による写真製版法に
よりパターンを形成しているために、パターンの
位置精度、パターン幅変動及びエツジ粗さなどの
誤差要因が増大するため、高解像度化が困難であ
つた。さらに、表示性能を左右する開口率の上昇
が不可能であると共に大きな距離にかけてのパタ
ーンの座標位置精度の悪さに基くパターン不良な
どにより、画素の生存率が低く、表示性能の高い
マトリクス型表示装置が得られないという欠点が
あつた。
この発明は、上記のような従来のものの欠点を
除去するためになされたもので、写真製版法によ
るパターン形成に、リードアウトが必要な上記ゲ
ート電極線及び上記ソース電極線（又はドレイン
電極線）を大型マスクを用いたワンシヨツト露光
法で形成する工程、少なくとも上記ゲート電極線
及び上記ソース電極線（又はドレイン電極線）を
除いてマトリクス型アレイを小型マスクを用いた
ステツプアンドリピート又はストツプアンドリピ
ート露光法で形成する工程、及び上記周辺リード
アウト部を大型マスクを用いたワンシヨツト露光
法で形成する工程とを施すことにより、各部の要
求に応じた精度でパターンを形成し、大型の高解
像度化を可能にし、かつ開口率を高くして、表示
性能を良好にし、さらに大きな距離にかけてのパ
ターンの座標位置精度を改良して画素の生存率の
高いマトリクス型表示装置を提供することを目的
としている。
除去するためになされたもので、写真製版法によ
るパターン形成に、リードアウトが必要な上記ゲ
ート電極線及び上記ソース電極線（又はドレイン
電極線）を大型マスクを用いたワンシヨツト露光
法で形成する工程、少なくとも上記ゲート電極線
及び上記ソース電極線（又はドレイン電極線）を
除いてマトリクス型アレイを小型マスクを用いた
ステツプアンドリピート又はストツプアンドリピ
ート露光法で形成する工程、及び上記周辺リード
アウト部を大型マスクを用いたワンシヨツト露光
法で形成する工程とを施すことにより、各部の要
求に応じた精度でパターンを形成し、大型の高解
像度化を可能にし、かつ開口率を高くして、表示
性能を良好にし、さらに大きな距離にかけてのパ
ターンの座標位置精度を改良して画素の生存率の
高いマトリクス型表示装置を提供することを目的
としている。
以下、この発明の一実施例を図について説明す
る。大型のマトリクス型表示装置において、第８
図に示す周辺リードアウト部５は比較的低解像度
のパターン形成で目的が達成でき、第９図に示す
マトリクス型アレイ４で構成された表示エリア部
は高解像度なパターン形成を必要としている。従
つて、この発明では第１０図、第１１図に示すよ
うに、この表示エリア部のマトリクス型アレイ４
を高解像度でパターン形成可能な大きさ、例えば
４分割したアレイ４ａ〜４ｄや９分割したアレイ
４ｅ〜４ｍ等に分割して形成している。第１２図
はこの発明の一実施例によるマトリクス型アレイ
４を示すパターン図であり、第１３図は第１２図
の−線断面図、第１４図はこの発明の一
実施例による周辺リードアウト部５を示すパター
ン図、第１５図はその−線断面を示す。
る。大型のマトリクス型表示装置において、第８
図に示す周辺リードアウト部５は比較的低解像度
のパターン形成で目的が達成でき、第９図に示す
マトリクス型アレイ４で構成された表示エリア部
は高解像度なパターン形成を必要としている。従
つて、この発明では第１０図、第１１図に示すよ
うに、この表示エリア部のマトリクス型アレイ４
を高解像度でパターン形成可能な大きさ、例えば
４分割したアレイ４ａ〜４ｄや９分割したアレイ
４ｅ〜４ｍ等に分割して形成している。第１２図
はこの発明の一実施例によるマトリクス型アレイ
４を示すパターン図であり、第１３図は第１２図
の−線断面図、第１４図はこの発明の一
実施例による周辺リードアウト部５を示すパター
ン図、第１５図はその−線断面を示す。
マトリクス型アレイ基板１の製造方法を以下に
述べる。始めに、例えば石英ガラス等の透明絶縁
基板等よりなる基板材１１の表面に、ゲート電極
線２を形成する。これは、例えばＡ等を基板材
１１の表面に全面成膜した後、大型マスクを用い
たワンシヨツト露光法で露光し、レジストパター
ンを現像し、Ａをエツチングして所望形状のゲ
ート電極線２を形成する。更に表示エリア部を構
成するマトリクス型アレイ４の要素の中でリード
アウトの必要なソース電極線３（又はドレイン電
極線）のパターン形成を上記ゲート電極線２の方
法と同様に大型マスクを用いたワンシヨツト露光
法で形成する。次にゲート絶縁膜１４、アモルフ
アスシリコン等の半導体膜１５、保護膜１６、
ITO等よりなる画素電極８等のマトリクス型アレ
イ４のリードアウトの必要でない構成要素のパタ
ーン形成を行なう。これは、特に高解像度パター
ンの形成を要求する多数の画素の集積により構成
されるため、第１０図、第１１図に示しように、
小型マスク、特に小型高解像マスク及び高解像ワ
ンシヨツト露光が可能なサイズの範囲内で分割、
例えば等分割し、小型高解像マスクを用いたステ
ツプアンドリピート法、又はストツプアンドリピ
ート法で形成する。一方、第１４図及び第１５図
に示す比較的低解像度のパターン形成で目的が達
成できる周辺リードアウト部５のパターン形成を
大型マスクを用いたワンシヨツト露光法で形成す
る。この後、レジストパターンを現像し、各構成
要素部材をエツチングして、所望形状のパターン
を形成し、マトリクス型アレイ基板１が完成す
る。
述べる。始めに、例えば石英ガラス等の透明絶縁
基板等よりなる基板材１１の表面に、ゲート電極
線２を形成する。これは、例えばＡ等を基板材
１１の表面に全面成膜した後、大型マスクを用い
たワンシヨツト露光法で露光し、レジストパター
ンを現像し、Ａをエツチングして所望形状のゲ
ート電極線２を形成する。更に表示エリア部を構
成するマトリクス型アレイ４の要素の中でリード
アウトの必要なソース電極線３（又はドレイン電
極線）のパターン形成を上記ゲート電極線２の方
法と同様に大型マスクを用いたワンシヨツト露光
法で形成する。次にゲート絶縁膜１４、アモルフ
アスシリコン等の半導体膜１５、保護膜１６、
ITO等よりなる画素電極８等のマトリクス型アレ
イ４のリードアウトの必要でない構成要素のパタ
ーン形成を行なう。これは、特に高解像度パター
ンの形成を要求する多数の画素の集積により構成
されるため、第１０図、第１１図に示しように、
小型マスク、特に小型高解像マスク及び高解像ワ
ンシヨツト露光が可能なサイズの範囲内で分割、
例えば等分割し、小型高解像マスクを用いたステ
ツプアンドリピート法、又はストツプアンドリピ
ート法で形成する。一方、第１４図及び第１５図
に示す比較的低解像度のパターン形成で目的が達
成できる周辺リードアウト部５のパターン形成を
大型マスクを用いたワンシヨツト露光法で形成す
る。この後、レジストパターンを現像し、各構成
要素部材をエツチングして、所望形状のパターン
を形成し、マトリクス型アレイ基板１が完成す
る。
上記のようにマトリクス型表示装置を製造する
と、第１６図イ，ロに示したパターン形成を一般
化した、反図形のパターンＸと正図形のパターン
Ｙとの二枚のマスクの組合せの例において、マス
クの小型化により、マスク上におけるパターン位
置のずれとマスク間の重ね合わせのずれが重畳さ
れたパターン位置精度（Ｏ）、パターン幅変動
（Ｌ）及びエツジ粗さ（Ｅ）等が減少する。この
ため、エツジマージン（M2）はM2≒（XL−
YL）／２となり、理想的な状態の場合のエツジ
マージン（Ｍ）に限りなく接近する。
と、第１６図イ，ロに示したパターン形成を一般
化した、反図形のパターンＸと正図形のパターン
Ｙとの二枚のマスクの組合せの例において、マス
クの小型化により、マスク上におけるパターン位
置のずれとマスク間の重ね合わせのずれが重畳さ
れたパターン位置精度（Ｏ）、パターン幅変動
（Ｌ）及びエツジ粗さ（Ｅ）等が減少する。この
ため、エツジマージン（M2）はM2≒（XL−
YL）／２となり、理想的な状態の場合のエツジ
マージン（Ｍ）に限りなく接近する。
また、マトリクス型アレイ４のパターン設計に
おけるパターンの最小線幅、又は最小フイーチヤ
ーサイズは小型高解像マスクの製作法に基づくパ
ターン精度、例えば電子ビーム露光系で約2μmで
あり、エツジマージンも約3μm程度の設計が可能
となり、開口率も約70％以上の値が期待できる。
おけるパターンの最小線幅、又は最小フイーチヤ
ーサイズは小型高解像マスクの製作法に基づくパ
ターン精度、例えば電子ビーム露光系で約2μmで
あり、エツジマージンも約3μm程度の設計が可能
となり、開口率も約70％以上の値が期待できる。
また、例えばマンとマシン間のインターフエー
スの役割を果たすマトリクス型表示装置の表示情
報量の増大の要求に対応した大画面化、高解像度
化への要求にも対応が容易となる。
スの役割を果たすマトリクス型表示装置の表示情
報量の増大の要求に対応した大画面化、高解像度
化への要求にも対応が容易となる。
なお、器種によつてはソース電極線がドレイン
電極線となることもある。
電極線となることもある。
また、マトリクス型アレイ４を形成する際の分
割は上記実施例に限るものではなく、要求される
精度に応じたマスクの大きさによつて分割すれば
よい。
割は上記実施例に限るものではなく、要求される
精度に応じたマスクの大きさによつて分割すれば
よい。
以上のように、この発明によれば、写真製版法
によるパターン形成にリードアウトが必要な上記
ゲート電極線、及び上記ソース電極線（又はドレ
イン電極線）を大型マスクを用いたワンシヨツト
露光法で形成する工程、少なくとも上記ゲート電
極線及び上記ソース電極線（又はドレイン電極
線）を除いてマトリクス型アレイを小型マスクを
用いたステツプアンドリピート又はストツプアン
ドリピート露光法で形成する工程、及び上記周辺
リードアウト部を大型マスクを用いたワンシヨツ
ト露光法で形成する工程とを施すことにより、大
型のマトリクス型表示装置のパターン形成精度に
おいて、パターンの位置精度、パターン幅変動、
エツジ粗さ等の誤差要因が低減される結果、パタ
ーン設計の基準となるパターンの最小線幅又は最
小フイーチヤーサイズが、例えば約3μm程度に設
計でき、高解像度化が容易で、かつ表示性能を左
右する画素の開口率を、例えば約70％以上に増大
することが可能となる。
によるパターン形成にリードアウトが必要な上記
ゲート電極線、及び上記ソース電極線（又はドレ
イン電極線）を大型マスクを用いたワンシヨツト
露光法で形成する工程、少なくとも上記ゲート電
極線及び上記ソース電極線（又はドレイン電極
線）を除いてマトリクス型アレイを小型マスクを
用いたステツプアンドリピート又はストツプアン
ドリピート露光法で形成する工程、及び上記周辺
リードアウト部を大型マスクを用いたワンシヨツ
ト露光法で形成する工程とを施すことにより、大
型のマトリクス型表示装置のパターン形成精度に
おいて、パターンの位置精度、パターン幅変動、
エツジ粗さ等の誤差要因が低減される結果、パタ
ーン設計の基準となるパターンの最小線幅又は最
小フイーチヤーサイズが、例えば約3μm程度に設
計でき、高解像度化が容易で、かつ表示性能を左
右する画素の開口率を、例えば約70％以上に増大
することが可能となる。
また、大きな距離にかけてのパターンの座標位
置精度が改良できる結果、画素の生存率が極めて
高く、表示性能の高いマトリクス型表示装置が得
られるという効果がある。
置精度が改良できる結果、画素の生存率が極めて
高く、表示性能の高いマトリクス型表示装置が得
られるという効果がある。
第１図はマトリクス型表示装置の基板の配置
図、第２図はマトリクス型アレイの一画素を示す
構成図、第３図はマトリクス型表示装置の断面
図、第４図は従来の製造方法によるマトリクス型
アレイを示すパターン図、第５図は第４図の−
線断面図、第６図イ，ロはそれぞれパターン形
成の理想的なパターン図、及びそのロ−ロ線
断面図、第７図イ，ロはそれぞれ従来の製造方法
によるパターン形成のパターン図、及びそのロ
−ロ線断面図、第８図はマトリクス型表示装置
の周辺リードアウト部を示す配置図、第９図はマ
トリクス型アレイを示す配置図、第１０図及び第
１１図はこの発明の一実施例による製造方法に係
わる４分割及び９分割されたマトリクス型アレイ
を示す説明図、第１２図はこの発明の一実施例に
よる製造方法によるマトリクス型アレイを示すパ
ターン図、第１３図は第１２図の−線断
面図、第１４図、第１５図はそれぞれこの発明の
一実施例による製造方法による周辺エリア部のパ
ターン図、及びその−線断面図、第１６
図イ，ロはそれぞれこの発明の一実施例によるパ
ターン形成のパターン図、及びその−線
断面図である。 １……基板、２……ゲート電極線、３……ソー
ス電極線（又はドレイン電極線）、４，４ａ〜４
ｍ……マトリクス型アレイ、５……周辺リードア
ウト部、６……能動素子、８……画素電極、９…
…信号蓄積コンデンサ、１０……表示材料、１２
……透明導電電極、１３……対向電極基板。な
お、図中、同一符号は同一、又は相当部分を示
す。
図、第２図はマトリクス型アレイの一画素を示す
構成図、第３図はマトリクス型表示装置の断面
図、第４図は従来の製造方法によるマトリクス型
アレイを示すパターン図、第５図は第４図の−
線断面図、第６図イ，ロはそれぞれパターン形
成の理想的なパターン図、及びそのロ−ロ線
断面図、第７図イ，ロはそれぞれ従来の製造方法
によるパターン形成のパターン図、及びそのロ
−ロ線断面図、第８図はマトリクス型表示装置
の周辺リードアウト部を示す配置図、第９図はマ
トリクス型アレイを示す配置図、第１０図及び第
１１図はこの発明の一実施例による製造方法に係
わる４分割及び９分割されたマトリクス型アレイ
を示す説明図、第１２図はこの発明の一実施例に
よる製造方法によるマトリクス型アレイを示すパ
ターン図、第１３図は第１２図の−線断
面図、第１４図、第１５図はそれぞれこの発明の
一実施例による製造方法による周辺エリア部のパ
ターン図、及びその−線断面図、第１６
図イ，ロはそれぞれこの発明の一実施例によるパ
ターン形成のパターン図、及びその−線
断面図である。 １……基板、２……ゲート電極線、３……ソー
ス電極線（又はドレイン電極線）、４，４ａ〜４
ｍ……マトリクス型アレイ、５……周辺リードア
ウト部、６……能動素子、８……画素電極、９…
…信号蓄積コンデンサ、１０……表示材料、１２
……透明導電電極、１３……対向電極基板。な
お、図中、同一符号は同一、又は相当部分を示
す。
Claims (1)
- １ 複数個のゲート電極線、及びこれらのゲート
電極線と直交する複数個のソース電極線（又はド
レイン電極線）を有し、スイツチ機能を有する能
動素子、画素電極及び信号蓄積コンデンサを含む
マトリクス型アレイを有し、かつ上記ゲート電極
線と上記ソース電極線（又はドレイン電極線）に
接続され、上記マトリクス型アレイの周囲に配置
した周辺リードアウト部を有する基板、並びにこ
の基板と対向する側に透明導電電極を有する対向
電極基板との間に表示材料を挾持するものにおい
て、写真製版法によるパターン形成に、リードア
ウトが必要な上記ゲート電極線、及び上記ソース
電極線（又はドレイン電極線）を大型マスクを用
いたワンシヨツト露光法で形成する工程、少なく
とも上記ゲート電極線及び上記ソース電極線（又
はドレイン電極線）を除いてマトリクス型アレイ
を小型マスクを用いたステツプアンドリピート又
はストツプアンドリピート露光法で形成する工
程、及び上記周辺リードアウト部を大型マスクを
用いたワンシヨツト露光法で形成する工程とを施
すことを特徴とするマトリクス型表示装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59145325A JPS6123192A (ja) | 1984-07-11 | 1984-07-11 | マトリクス型表示装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59145325A JPS6123192A (ja) | 1984-07-11 | 1984-07-11 | マトリクス型表示装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6123192A JPS6123192A (ja) | 1986-01-31 |
| JPH0570155B2 true JPH0570155B2 (ja) | 1993-10-04 |
Family
ID=15382549
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59145325A Granted JPS6123192A (ja) | 1984-07-11 | 1984-07-11 | マトリクス型表示装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6123192A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0830794B2 (ja) * | 1986-06-20 | 1996-03-27 | 松下電器産業株式会社 | マトリクス型液晶表示装置 |
| JPH0390791U (ja) * | 1989-12-29 | 1991-09-17 | ||
| KR20110071096A (ko) | 2008-09-26 | 2011-06-28 | 아스카 세이야쿠 가부시키가이샤 | 기능성 소화관 장해의 예방 및/또는 치료제 |
-
1984
- 1984-07-11 JP JP59145325A patent/JPS6123192A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6123192A (ja) | 1986-01-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |