JPH0433011B2 - - Google Patents
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- JPH0433011B2 JPH0433011B2 JP59129595A JP12959584A JPH0433011B2 JP H0433011 B2 JPH0433011 B2 JP H0433011B2 JP 59129595 A JP59129595 A JP 59129595A JP 12959584 A JP12959584 A JP 12959584A JP H0433011 B2 JPH0433011 B2 JP H0433011B2
- Authority
- JP
- Japan
- Prior art keywords
- pattern
- tft array
- mask
- electrode lines
- resolution
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Liquid Crystal (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、たとえば石英ガラスなどの透明絶
縁基板上に形成される複数個のゲート電極線、お
よびこのゲート電極線と直交する複数個のソース
またはドレイン電極線よりなるマトリクス配線を
有し、その交点にTFT（薄膜トランジスタ）など
のスイツチ、信号蓄積コンデンサおよび画素電極
などを形成したTFTアレイのパターン形成精度
を高めたマトリクス型表示装置に関する。
縁基板上に形成される複数個のゲート電極線、お
よびこのゲート電極線と直交する複数個のソース
またはドレイン電極線よりなるマトリクス配線を
有し、その交点にTFT（薄膜トランジスタ）など
のスイツチ、信号蓄積コンデンサおよび画素電極
などを形成したTFTアレイのパターン形成精度
を高めたマトリクス型表示装置に関する。
第１図はTFTアレイ表示部の画素の構成を示
すものであり、第２図はTFTアレイを用いたマ
トリクス型表示装置の構成を説明するための断面
図。
すものであり、第２図はTFTアレイを用いたマ
トリクス型表示装置の構成を説明するための断面
図。
この第１図、第２図において、TFTアレイ８
は複数個のゲート電極線１、およびこのゲート電
極線１に直交するソース電極線２とを備えてお
り、その交点にたとえばTFT４などのスイツチ
が形成され、そのドレイン電極３に画素電極５が
接続されている。なお、６は信号蓄積コンデンサ
である。
は複数個のゲート電極線１、およびこのゲート電
極線１に直交するソース電極線２とを備えてお
り、その交点にたとえばTFT４などのスイツチ
が形成され、そのドレイン電極３に画素電極５が
接続されている。なお、６は信号蓄積コンデンサ
である。
また、マトリクス型表示装置１２は、第２図か
ら明らかなように前記TFTアレイ８を形成した
TFTアレイ基板９と、これと対向する透明導電
膜１０などを形成した対向電極基板１１との間
に、たとえば、液晶などの表示材料７が挾持され
た構造となつている。
ら明らかなように前記TFTアレイ８を形成した
TFTアレイ基板９と、これと対向する透明導電
膜１０などを形成した対向電極基板１１との間
に、たとえば、液晶などの表示材料７が挾持され
た構造となつている。
引き続き従来のTFTアレイ、マトリクス型表
示装置１２を第３図ないし第７図により説明す
る。第３図はTFTアレイ８の構成の説明図、第
４図は従来のTFTアレイの表示部のパターン状
態図、第５図は第４図のＡ−A′線の断面図、第
６図はパターン形成を説明する理想的な状態図、
第７図は従来のTFTアレイのパターン形成の状
態を説明するための図である。
示装置１２を第３図ないし第７図により説明す
る。第３図はTFTアレイ８の構成の説明図、第
４図は従来のTFTアレイの表示部のパターン状
態図、第５図は第４図のＡ−A′線の断面図、第
６図はパターン形成を説明する理想的な状態図、
第７図は従来のTFTアレイのパターン形成の状
態を説明するための図である。
以下、その詳細を説明する。TFTアレイ８は
たとえば、石英ガラスなどの透明絶縁基板などよ
りなるTFTアレイ基板９の表面に、まずゲート
電極線１の形成を、たとえばAlなどをスパツタ
法などで全面成膜し、大型の一括露光マスクを用
いた写真製版法により、フオトレジストを形成
し、ゲート電極線形成用フオトマスクを用い、各
マスク間のマスク合せをし、露光し、現像してレ
ジストパターンを形成する。この後Alをエツチ
ングして、所望形状のゲート電極線１を形成す
る。
たとえば、石英ガラスなどの透明絶縁基板などよ
りなるTFTアレイ基板９の表面に、まずゲート
電極線１の形成を、たとえばAlなどをスパツタ
法などで全面成膜し、大型の一括露光マスクを用
いた写真製版法により、フオトレジストを形成
し、ゲート電極線形成用フオトマスクを用い、各
マスク間のマスク合せをし、露光し、現像してレ
ジストパターンを形成する。この後Alをエツチ
ングして、所望形状のゲート電極線１を形成す
る。
以下同様にして、ゲート絶縁膜１５、アモルフ
アス、シリコンなどの半導体１６、ソース電極線
２およびドレイン電極３、保護膜１７、ITOなど
よりなる画素電極５などを、各マスク間の重ね合
わせを実施して形成し、TFTアレイ８が完成す
る。
アス、シリコンなどの半導体１６、ソース電極線
２およびドレイン電極３、保護膜１７、ITOなど
よりなる画素電極５などを、各マスク間の重ね合
わせを実施して形成し、TFTアレイ８が完成す
る。
次に、前述のTFTアレイ８、およびマトリク
ス型表示装置１２の作用動作を第３図〜第７図を
参照して説明する。第６図、第７図は第３図に示
したTFTアレイ８の特に高解像なパターン形成
を必要とする多数の画素の集積より構成される表
示エリア部のパターン形成を一般化して説明する
ための図であり、第６図ａ、第７図ａは平面図
で、第６図ｂ、第７図ｂはそれぞれ第６図ａのＢ
−B′線、第７図ａのＣ−C′線の断面図である。
ス型表示装置１２の作用動作を第３図〜第７図を
参照して説明する。第６図、第７図は第３図に示
したTFTアレイ８の特に高解像なパターン形成
を必要とする多数の画素の集積より構成される表
示エリア部のパターン形成を一般化して説明する
ための図であり、第６図ａ、第７図ａは平面図
で、第６図ｂ、第７図ｂはそれぞれ第６図ａのＢ
−B′線、第７図ａのＣ−C′線の断面図である。
TFTアレイ８は通常、ゲート電極線１、ソー
ス電極線２などの各構成要素部を形成するために
約５〜10枚のフオトマスク（以下マスクと称す
る）が用いられる。
ス電極線２などの各構成要素部を形成するために
約５〜10枚のフオトマスク（以下マスクと称す
る）が用いられる。
この各マスクの不完全性に基づく、各マスク間
のオーバレイの他、パターンのエツジ荒さ、パタ
ーンの線幅変動、TFTアレイ基板９の歪みなど
に起因した誤差要因より生じるレジストレーシヨ
ン不良によるTFTアレイ８の欠陥は多くの場合、
パターンのエツジの状態に起因して発生するもの
である。
のオーバレイの他、パターンのエツジ荒さ、パタ
ーンの線幅変動、TFTアレイ基板９の歪みなど
に起因した誤差要因より生じるレジストレーシヨ
ン不良によるTFTアレイ８の欠陥は多くの場合、
パターンのエツジの状態に起因して発生するもの
である。
第６図ａ、第６図ｂには一般化して反図形のパ
ターンＸと正図形のパターンＹとの二枚のマスク
のレジストレーシヨンの理想的な状態を示したも
のであり、この場合のエツジマージンＭは、Ｍ＝
Ｘ−Ｙ／２で表わされる。
ターンＸと正図形のパターンＹとの二枚のマスク
のレジストレーシヨンの理想的な状態を示したも
のであり、この場合のエツジマージンＭは、Ｍ＝
Ｘ−Ｙ／２で表わされる。
ところが、実際のパターン形成においては、第
７図ａ、第７図ｂに示すように、マスク上におけ
るパターン位置のずれとマスク間の重ね合わせの
ズレが重畳されたパターン位置精度Ｏ、パターン
幅変動Ｌ、およびエツジ荒さＥなどが生じ、実際
のパターン形成におけるエツジマージンＭ１はＭ
１＝Ｙ−Ｙ／２−（Ｏ＋Ｌ＋Ｅ）に減少する。な
お、第６図ａ、第７図ａのＬ(X)はＸマスクの中心
線、Ｌ(Y)はＹマスクの中心線である。
７図ａ、第７図ｂに示すように、マスク上におけ
るパターン位置のずれとマスク間の重ね合わせの
ズレが重畳されたパターン位置精度Ｏ、パターン
幅変動Ｌ、およびエツジ荒さＥなどが生じ、実際
のパターン形成におけるエツジマージンＭ１はＭ
１＝Ｙ−Ｙ／２−（Ｏ＋Ｌ＋Ｅ）に減少する。な
お、第６図ａ、第７図ａのＬ(X)はＸマスクの中心
線、Ｌ(Y)はＹマスクの中心線である。
また、実際のマスクのパターン設計において、
パターンの最小線幅または最小フイーチヤーサイ
ズは、前述の理想的な状態におけるエツジマージ
ンＭに近い値に設定される。
パターンの最小線幅または最小フイーチヤーサイ
ズは、前述の理想的な状態におけるエツジマージ
ンＭに近い値に設定される。
一方、マトリクス型表示装置は、たとえばマ
ン、マシンのインタフエースの役割を果たし、表
示情報量の増大の要求から、大画面かつ高解像度
なものが要求される反面、通常の半導体素子用の
シリコンウエハの最大口径約150mm（6″）以上に
おいては、パターン形成の基準となるマスクに高
精度なものがなく、最小線幅または最小フイーチ
ヤーサイズで約30μmが限界である。
ン、マシンのインタフエースの役割を果たし、表
示情報量の増大の要求から、大画面かつ高解像度
なものが要求される反面、通常の半導体素子用の
シリコンウエハの最大口径約150mm（6″）以上に
おいては、パターン形成の基準となるマスクに高
精度なものがなく、最小線幅または最小フイーチ
ヤーサイズで約30μmが限界である。
このマスクパターンをTFTアレイ基板９上に
パターンを転写するのに必要な、たとえばマスク
アライナなどの装置の解像度も前述のシリコンウ
エハの口径以上では約30μmが限界となつている。
パターンを転写するのに必要な、たとえばマスク
アライナなどの装置の解像度も前述のシリコンウ
エハの口径以上では約30μmが限界となつている。
また、TFTアレイ８を用いたマトリクス型表
示装置１２では、第４図に示すようにTFT４が
通常不透明材料で構成され、表示特性上欠陥部分
となり、表示画素の開口率（画素電極面積／画素
面積）を増大させるために、TFT４などは可能
な限り、小面積に形成することが必要であるが、
前述のパターン形成の微細化に対する制約条件で
決定され、開口率は約30％が上限となる。
示装置１２では、第４図に示すようにTFT４が
通常不透明材料で構成され、表示特性上欠陥部分
となり、表示画素の開口率（画素電極面積／画素
面積）を増大させるために、TFT４などは可能
な限り、小面積に形成することが必要であるが、
前述のパターン形成の微細化に対する制約条件で
決定され、開口率は約30％が上限となる。
さらに、大面積の一括露光マスク上における、
大きな距離にかけてのパターン位置の誤差すなわ
ち座標位置精度の誤差要因も大きく画面サイズが
150mm以上では10μm以上の値となる。
大きな距離にかけてのパターン位置の誤差すなわ
ち座標位置精度の誤差要因も大きく画面サイズが
150mm以上では10μm以上の値となる。
加えて、各マスク間のオーバレイに関し、大型
マスク基板、およびTFTアレイ基板９との熱膨
張に伴なうパターン座標位置精度の誤差要因を回
避するために厳密なる温度管理が必要である。
マスク基板、およびTFTアレイ基板９との熱膨
張に伴なうパターン座標位置精度の誤差要因を回
避するために厳密なる温度管理が必要である。
以上に説明したように、従来の大型のTFTア
レイ、マトリクス型表示装置は大型の一括露光マ
スクを用い、一括露光法による写真製版法により
パターンを形成しているために、特に大型の
TFTアレイ８のパターン形成精度が、マスクお
よびTFTアレイ基板９の大型化に伴ない、パタ
ーンの位置精度、パターン幅変動、およびエツジ
荒さなどの誤差要因が増大し、パターン設計の基
準となる最小線幅または最小フイーチヤーサイズ
が約30μmとなり、高解像度化が至難である。
レイ、マトリクス型表示装置は大型の一括露光マ
スクを用い、一括露光法による写真製版法により
パターンを形成しているために、特に大型の
TFTアレイ８のパターン形成精度が、マスクお
よびTFTアレイ基板９の大型化に伴ない、パタ
ーンの位置精度、パターン幅変動、およびエツジ
荒さなどの誤差要因が増大し、パターン設計の基
準となる最小線幅または最小フイーチヤーサイズ
が約30μmとなり、高解像度化が至難である。
また、表示性能を左右する開口率の上昇が不可
能であるとともに、大きな距離にかけてのパター
ンの座標位置精度の悪さに基づくパターン不良な
どにより、画素の生存率が低く、表示性能の高い
TFTアレイ、およびマトリクス型表示装置が高
い歩留りで得られない欠陥を有している。
能であるとともに、大きな距離にかけてのパター
ンの座標位置精度の悪さに基づくパターン不良な
どにより、画素の生存率が低く、表示性能の高い
TFTアレイ、およびマトリクス型表示装置が高
い歩留りで得られない欠陥を有している。
この発明は、かかる欠点を改善する目的でなさ
れたもので、TFTアレイを、特に高解像なパタ
ーン形成を要求する表示エリア部と比較的低解像
なパターン形成で目的が達成できる周辺リードア
ウト部とに二大別し、各部の要求に見合つたパタ
ーン形成を実施し、大型、高解像度でかつ開口率
の高い、表示性能の良好でかつ高い歩留りのマト
リクス型表示装置を提案するものである。
れたもので、TFTアレイを、特に高解像なパタ
ーン形成を要求する表示エリア部と比較的低解像
なパターン形成で目的が達成できる周辺リードア
ウト部とに二大別し、各部の要求に見合つたパタ
ーン形成を実施し、大型、高解像度でかつ開口率
の高い、表示性能の良好でかつ高い歩留りのマト
リクス型表示装置を提案するものである。
以下、この発明のマトリクス型表示装置の実施
例について図面に基づき説明する。第８図〜第１
６図はその一実施例を示す図である。
例について図面に基づき説明する。第８図〜第１
６図はその一実施例を示す図である。
第８図はTFTアレイ８の周辺リードアウト部
を示す平面図であり、第９図はTFTアレイ８の
表示エリア部を示す平面図である。また第１０
図、第１１図はこの発明に適用されるパターン形
成法の一例を示すものであり、第１０図は４等分
割の例、第１１図は９等分の例を示している。
を示す平面図であり、第９図はTFTアレイ８の
表示エリア部を示す平面図である。また第１０
図、第１１図はこの発明に適用されるパターン形
成法の一例を示すものであり、第１０図は４等分
割の例、第１１図は９等分の例を示している。
第１２図ａはこの発明におけるパターン形成を
示す平面図であり、第１２図ｂは第１２図ａのＤ
−D′線の断面図、第１３図はこの発明における
表示エリア部のパターン形成を説明するための図
であり、第１４図は第１３図Ｅ−E′線の断面図、
また、第１５図はこの発明における周辺リードア
ウト部を示すものであり、第１６図は第１５図Ｆ
−F′線の断面図である。
示す平面図であり、第１２図ｂは第１２図ａのＤ
−D′線の断面図、第１３図はこの発明における
表示エリア部のパターン形成を説明するための図
であり、第１４図は第１３図Ｅ−E′線の断面図、
また、第１５図はこの発明における周辺リードア
ウト部を示すものであり、第１６図は第１５図Ｆ
−F′線の断面図である。
この第８図〜第１６図において、第１図〜第７
図ｂと同一部分には同一符号を付して述べる。
TFTアレイ８は、たとえば石英ガラスなどの透
明絶縁基板などよりなるTFTアレイ基板９の表
面に全面まずゲート電極線１の形成を、たとえば
Alなどをスパツタ法などで成膜する。
図ｂと同一部分には同一符号を付して述べる。
TFTアレイ８は、たとえば石英ガラスなどの透
明絶縁基板などよりなるTFTアレイ基板９の表
面に全面まずゲート電極線１の形成を、たとえば
Alなどをスパツタ法などで成膜する。
その後、特に高解像度のパターン形成を要求す
る多数の画素の集積により構成される表示エリア
部１４のパターン形成を、第１０図、第１１図に
示したように表示エリア部１４を小型高解像マス
ク、および高解像一括露光が可能なサイズの範囲
内で等分割し、小型高解像マスクを用いたステツ
プアンドリピート法で形成し、比較的低解像度の
パターン形成で目的が達成できる周辺リードアウ
ト部１３のパターン形成は大型マスクを用いた一
括露光法で形成する。
る多数の画素の集積により構成される表示エリア
部１４のパターン形成を、第１０図、第１１図に
示したように表示エリア部１４を小型高解像マス
ク、および高解像一括露光が可能なサイズの範囲
内で等分割し、小型高解像マスクを用いたステツ
プアンドリピート法で形成し、比較的低解像度の
パターン形成で目的が達成できる周辺リードアウ
ト部１３のパターン形成は大型マスクを用いた一
括露光法で形成する。
その後、レジストパターンを現像し、Alをエ
ツチングして、所望形状のゲート電極線１を形成
する。
ツチングして、所望形状のゲート電極線１を形成
する。
以下同様にして、ゲート絶縁膜１５、アモルフ
アスシリコンなどの半導体１６、ソース電極線
２、およびドレイン電極３、保護膜１７、ITOな
どよりなる画素電極５などを各マスク間の重ね合
わせを実施して形成し、TFTアレイ８が完成す
る。なお、１８は半導体膜、４はTFTである。
アスシリコンなどの半導体１６、ソース電極線
２、およびドレイン電極３、保護膜１７、ITOな
どよりなる画素電極５などを各マスク間の重ね合
わせを実施して形成し、TFTアレイ８が完成す
る。なお、１８は半導体膜、４はTFTである。
次に、この発明のマトリクス型表示装置の作用
を説明する。この発明では、TFTアレイ８を最
小線幅または最小フイーチヤーサイズで約５〜
10μm、重ね合せ精度約2.5μm以下の高解像度パ
ターン形成が必要な表示エリア部１４を小型高解
像マスクを用いたステツプアンドリピート法で形
成し、最小線幅、または最小フイーチヤーサイズ
で約30μm、重ね合せ精度約±5μm程度のパター
ン形成で目的が達成できる周辺リードアウト部１
３を大型マスクを用いた一括露光法でパターン形
成するように構成している。
を説明する。この発明では、TFTアレイ８を最
小線幅または最小フイーチヤーサイズで約５〜
10μm、重ね合せ精度約2.5μm以下の高解像度パ
ターン形成が必要な表示エリア部１４を小型高解
像マスクを用いたステツプアンドリピート法で形
成し、最小線幅、または最小フイーチヤーサイズ
で約30μm、重ね合せ精度約±5μm程度のパター
ン形成で目的が達成できる周辺リードアウト部１
３を大型マスクを用いた一括露光法でパターン形
成するように構成している。
したがつて、第１２図ａに示した、パターン形
成を一般化した反図形のパターンＸと正図形のパ
ターンＹとの２枚のマスクの例において、マスク
の小型化により、マスク上におけるパターン位置
のずれとマスク間の重ね合わせのずれが重畳され
たパターン位置精度Ｏ、パターン幅変動Ｌ、およ
びエツジ荒さＥなどが減少し、エツジマージンＭ
２はＭ２≒Ｘ−Ｙ／２となり、従来例で説明した
理想的な状態の場合のエツジマージンＭに近似値
となる。
成を一般化した反図形のパターンＸと正図形のパ
ターンＹとの２枚のマスクの例において、マスク
の小型化により、マスク上におけるパターン位置
のずれとマスク間の重ね合わせのずれが重畳され
たパターン位置精度Ｏ、パターン幅変動Ｌ、およ
びエツジ荒さＥなどが減少し、エツジマージンＭ
２はＭ２≒Ｘ−Ｙ／２となり、従来例で説明した
理想的な状態の場合のエツジマージンＭに近似値
となる。
TFTアレイ８のパターン設計におけるパター
ンの最小線幅、または最小フイーチヤーサイズは
小型高解像マスクの製作法に基づくパターン精
度、たとえば電子ビーム露光系で約2μmであり、
エツジマージンも約3μm程度の設計が可能とな
り、開口率も70％以上に向上する。
ンの最小線幅、または最小フイーチヤーサイズは
小型高解像マスクの製作法に基づくパターン精
度、たとえば電子ビーム露光系で約2μmであり、
エツジマージンも約3μm程度の設計が可能とな
り、開口率も70％以上に向上する。
また、たとえば、マン、マシンのインタフエー
スの役割を果たすマトリクス型表示装置の、表示
情報量の増大の要求に対応した、大画面化、高解
像度化への要求にも対応が容易となる。
スの役割を果たすマトリクス型表示装置の、表示
情報量の増大の要求に対応した、大画面化、高解
像度化への要求にも対応が容易となる。
この発明は以上説明したように、TFTアレイ
を特に高解像なパターン形成を要求する表示エリ
ア部と比較的低解像なパターン形成で目的が達成
できる周辺リードアウト部とに大別し、各部の要
求に見合つたパターン形成を行うようにしたの
で、大型のTFTアレイのパターン形成精度がパ
ターンの位置精度、パターン幅変動、エツジ荒さ
などの誤差要因が低減でき、パターン設計の基準
となる最小線幅、または最小フイーチヤーサイズ
が約3μm程度に設計できる。これにともない、高
解像度化が容易で、かつ表示性能を左右する画素
の開口率を約70％以上に増大することが可能とな
るばかりか高歩留りでできる。
を特に高解像なパターン形成を要求する表示エリ
ア部と比較的低解像なパターン形成で目的が達成
できる周辺リードアウト部とに大別し、各部の要
求に見合つたパターン形成を行うようにしたの
で、大型のTFTアレイのパターン形成精度がパ
ターンの位置精度、パターン幅変動、エツジ荒さ
などの誤差要因が低減でき、パターン設計の基準
となる最小線幅、または最小フイーチヤーサイズ
が約3μm程度に設計できる。これにともない、高
解像度化が容易で、かつ表示性能を左右する画素
の開口率を約70％以上に増大することが可能とな
るばかりか高歩留りでできる。
また、大きな距離にかけてのパターンの座標位
置精度が改良できる結果、画素の生存率が極めて
高く表示性能を高くできる。
置精度が改良できる結果、画素の生存率が極めて
高く表示性能を高くできる。
第１図はTFTアレイ表示部の画素の構成を示
す図、第２図は従来のマトリクス型表示装置の断
面図、第３図は従来のTFTアレイの構成を示す
図、第４図は従来のTFTアレイ表示部のパター
ン状態図、第５図は第４図Ａ−A′線の断面図、
第６図ａは従来のマトリクス型表示装置における
パターン形成を説明する理想的な状態を示す平面
図、第６図ｂは第４図ａのＢ−B′線の断面図、
第７図ａは従来のTFTアレイのパターン形成を
説明するためのパターン状態図、第７図ｂは第７
図ａのＣ−C′線の断面図、第８図はこの発明のマ
トリクス型表示装置の一実施例におけるTFTア
レイの周辺リード部を示す平面図、第９図はこの
発明のマトリクス型表示装置におけるTFTアレ
イの表示エリア部を示す平面図、第１０図および
第１１図はそれぞれこの発明のマトリクス型表示
装置におけるパターン形成法の実施例を示す図、
第１２図ａはこの発明のマトリクス型表示装置に
おけるパターン形成を示す平面図、第１２図ｂは
第１２図ａのＤ−D′線の断面図、第１３図はこ
の発明のマトリクス型表示装置における表示エリ
ア部のパターン状態を示す平面図、第１４図は第
１３図Ｅ−E′線の断面図、第１５図はこの発明の
マトリクス型表示装置における周辺リードアウト
部のパターン状態を示す図、第１６図は第１５図
のＦ−F′線の断面図である。 １…ゲート電極線、２…ソース電極線、３…ド
レイン電極、４…TFT、５…画素電極、７…表
示材料、８…TFTアレイ、１２…マトリクス型
表示装置、１３…周辺リードアウト部、１４…表
示エリア部、１５…４等分割の例、１６…９等分
割の例。なお、図中同一符号は同一または相当部
分を示す。
す図、第２図は従来のマトリクス型表示装置の断
面図、第３図は従来のTFTアレイの構成を示す
図、第４図は従来のTFTアレイ表示部のパター
ン状態図、第５図は第４図Ａ−A′線の断面図、
第６図ａは従来のマトリクス型表示装置における
パターン形成を説明する理想的な状態を示す平面
図、第６図ｂは第４図ａのＢ−B′線の断面図、
第７図ａは従来のTFTアレイのパターン形成を
説明するためのパターン状態図、第７図ｂは第７
図ａのＣ−C′線の断面図、第８図はこの発明のマ
トリクス型表示装置の一実施例におけるTFTア
レイの周辺リード部を示す平面図、第９図はこの
発明のマトリクス型表示装置におけるTFTアレ
イの表示エリア部を示す平面図、第１０図および
第１１図はそれぞれこの発明のマトリクス型表示
装置におけるパターン形成法の実施例を示す図、
第１２図ａはこの発明のマトリクス型表示装置に
おけるパターン形成を示す平面図、第１２図ｂは
第１２図ａのＤ−D′線の断面図、第１３図はこ
の発明のマトリクス型表示装置における表示エリ
ア部のパターン状態を示す平面図、第１４図は第
１３図Ｅ−E′線の断面図、第１５図はこの発明の
マトリクス型表示装置における周辺リードアウト
部のパターン状態を示す図、第１６図は第１５図
のＦ−F′線の断面図である。 １…ゲート電極線、２…ソース電極線、３…ド
レイン電極、４…TFT、５…画素電極、７…表
示材料、８…TFTアレイ、１２…マトリクス型
表示装置、１３…周辺リードアウト部、１４…表
示エリア部、１５…４等分割の例、１６…９等分
割の例。なお、図中同一符号は同一または相当部
分を示す。
Claims (1)
- １ 複数個のゲート電極線、このゲート電極線と
直交する複数個のソース電極線またはドレイン電
極線、上記ゲート電極線とソース電極線またはド
レイン電極線との交点に薄膜トランジスタなどの
能動素子と信号蓄積コンデンサおよび画素電極な
どを有しかつ高解像度パターン形成を必要とする
表示エリア部を小型高解像度マスクを用いたステ
ツプアンドリピート露光法で形成された高解像度
パターンおよび大型マスクを用いたワンシヨツト
露光法で形成された低解像度パターンで目的達成
可能な表示素子周辺のリードアウト部のパターン
とを有するTFTアレイ、このTFTアレイの基板
と対向する表面に透明導電膜電極、この透明導電
膜電極と対向電極基板との間に挟持された液晶な
どの表示材料を備えてなるマトリクス型表示装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59129595A JPS617871A (ja) | 1984-06-21 | 1984-06-21 | マトリクス型表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59129595A JPS617871A (ja) | 1984-06-21 | 1984-06-21 | マトリクス型表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS617871A JPS617871A (ja) | 1986-01-14 |
| JPH0433011B2 true JPH0433011B2 (ja) | 1992-06-01 |
Family
ID=15013330
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59129595A Granted JPS617871A (ja) | 1984-06-21 | 1984-06-21 | マトリクス型表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS617871A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0827466B2 (ja) * | 1990-03-09 | 1996-03-21 | 株式会社日立製作所 | 表示装置 |
-
1984
- 1984-06-21 JP JP59129595A patent/JPS617871A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS617871A (ja) | 1986-01-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |