JPH0570346B2 - - Google Patents
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- Publication number
- JPH0570346B2 JPH0570346B2 JP7196985A JP7196985A JPH0570346B2 JP H0570346 B2 JPH0570346 B2 JP H0570346B2 JP 7196985 A JP7196985 A JP 7196985A JP 7196985 A JP7196985 A JP 7196985A JP H0570346 B2 JPH0570346 B2 JP H0570346B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- circuit
- signal
- received signal
- clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000000630 rising effect Effects 0.000 claims description 9
- 230000005540 biological transmission Effects 0.000 description 5
- 230000003111 delayed effect Effects 0.000 description 3
- 230000006866 deterioration Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 238000001514 detection method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M5/00—Conversion of the form of the representation of individual digits
- H03M5/02—Conversion to or from representation by pulses
- H03M5/04—Conversion to or from representation by pulses the pulses having two levels
- H03M5/06—Code representation, e.g. transition, for a given bit cell depending only on the information in that bit cell
- H03M5/12—Biphase level code, e.g. split phase code, Manchester code; Biphase space or mark code, e.g. double frequency code
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Dc Digital Transmission (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は伝送すべき原信号の論理１および０の
うち、一方を10または01とし、他方を交互に11ま
たは00に変換して出力する伝送系の復調回路に関
する。
うち、一方を10または01とし、他方を交互に11ま
たは00に変換して出力する伝送系の復調回路に関
する。
従来よりこの種の復調回路として、受信信号を
２ビツトずつ区切り、２つのビツトが同一レベル
（すなわち11または00）であるか、あるいは異な
つたレベル（すなわち10または01）であるかを検
出する方式のものがあつた。第１図はこの従来方
式の復調回路の一例を示し、入力端子１に加えら
れた受信信号１ａは２分され、一方は直接に排他
的論理和回路２に入力し、他方は遅延回路３を経
て１ビツト遅延した出力３ａとなつて同じく排他
的論理和回路２に加わる。排他的論理和回路２の
出力２ａはフリツプフロツプ４に一方の入力とし
て加わると共に、クロツク入力端子５から加えら
れたクロツク入力５ａが他方の入力として加わ
り、その出力４ａが復調信号として出力端子６
から送出される。
２ビツトずつ区切り、２つのビツトが同一レベル
（すなわち11または00）であるか、あるいは異な
つたレベル（すなわち10または01）であるかを検
出する方式のものがあつた。第１図はこの従来方
式の復調回路の一例を示し、入力端子１に加えら
れた受信信号１ａは２分され、一方は直接に排他
的論理和回路２に入力し、他方は遅延回路３を経
て１ビツト遅延した出力３ａとなつて同じく排他
的論理和回路２に加わる。排他的論理和回路２の
出力２ａはフリツプフロツプ４に一方の入力とし
て加わると共に、クロツク入力端子５から加えら
れたクロツク入力５ａが他方の入力として加わ
り、その出力４ａが復調信号として出力端子６
から送出される。
第２図はそのタイムチヤートを示し、原信号Ａ
に対して受信信号１ａとその１ビツト遅延された
信号３ａとより排他的論理和出力２ａが復調出力
として得られる。しかし、この方式では前述した
ように受信信号を２ビツトずつに区切り、先のビ
ツトと後のビツトとのレベルを比較するため、先
のビツトを１ビツト分遅延させて後のビツトと比
較する。このため、１ビツトの遅延回路を用いる
必要があるが、遅延時間の設定ずれ、遅延回路に
おける波形劣化等のため、通信速度が高速となる
につれ、受信信号の変化点で復調出力が零に落ち
込み、同図に波形２a′として示したように波形ひ
ずみの生じることは避けられない。そのため、タ
イミングジツタなどが原因となつて復調誤りが生
じやすく、伝送速度を上昇できない欠点があつ
た。
に対して受信信号１ａとその１ビツト遅延された
信号３ａとより排他的論理和出力２ａが復調出力
として得られる。しかし、この方式では前述した
ように受信信号を２ビツトずつに区切り、先のビ
ツトと後のビツトとのレベルを比較するため、先
のビツトを１ビツト分遅延させて後のビツトと比
較する。このため、１ビツトの遅延回路を用いる
必要があるが、遅延時間の設定ずれ、遅延回路に
おける波形劣化等のため、通信速度が高速となる
につれ、受信信号の変化点で復調出力が零に落ち
込み、同図に波形２a′として示したように波形ひ
ずみの生じることは避けられない。そのため、タ
イミングジツタなどが原因となつて復調誤りが生
じやすく、伝送速度を上昇できない欠点があつ
た。
本発明は上記の欠点を解消するもので、２ビツ
トずつに区切られた受信信号の前、後のビツトを
直接比較するのではなく、まずクロツクの立上り
で受信信号の２ビツトごとの先のビツトのレベル
を第１のフリツプフロツプにより調べ、次にこの
クロツクの論理否定信号の立上りで後のビツトの
レベルを第２のフリツプフロツプにより調べるこ
とにより、遅延回路を用いることなく、上記目的
を達成するものである。
トずつに区切られた受信信号の前、後のビツトを
直接比較するのではなく、まずクロツクの立上り
で受信信号の２ビツトごとの先のビツトのレベル
を第１のフリツプフロツプにより調べ、次にこの
クロツクの論理否定信号の立上りで後のビツトの
レベルを第２のフリツプフロツプにより調べるこ
とにより、遅延回路を用いることなく、上記目的
を達成するものである。
第３図は本発明の実施例の回路構成図を示し、
端子１１より入力された受信信号１１ａは論理和
回路１２の一方の入力として加わると共に、分岐
して第１のフリツプフロツプ１３にデータ入力と
して加えられる。第１のフリツプフロツプ１３に
は端子１４からクロツク入力１４ａが加えられ、
その出力１３ａは論理和回路１２の他方の入力
として加わり、論理和回路１２の回路１２ａは第
２のフリツプフロツプ１５のデータ入力として加
わる。一方、クロツク入力１４ａは分岐して論理
否定回路１６に入力し、その出力１６ａは第２の
フリツプフロツプ１５にクロツク入力として加わ
り、そのＱ出力１５ａが復調信号として出力端子
１７より送出される。
端子１１より入力された受信信号１１ａは論理和
回路１２の一方の入力として加わると共に、分岐
して第１のフリツプフロツプ１３にデータ入力と
して加えられる。第１のフリツプフロツプ１３に
は端子１４からクロツク入力１４ａが加えられ、
その出力１３ａは論理和回路１２の他方の入力
として加わり、論理和回路１２の回路１２ａは第
２のフリツプフロツプ１５のデータ入力として加
わる。一方、クロツク入力１４ａは分岐して論理
否定回路１６に入力し、その出力１６ａは第２の
フリツプフロツプ１５にクロツク入力として加わ
り、そのＱ出力１５ａが復調信号として出力端子
１７より送出される。
次に上記第３図およびそのタイムチヤートを示
す第４図について動作の詳細を説明する。
す第４図について動作の詳細を説明する。
まず、第１のフリツプフロツプ１３によりクロ
ツク入力１４ａの各立上り時点における受信信号
１１ａのレベル（すなわち受信信号を２ビツトず
つに区切つた先のビツトのレベル）が０のものを
検出し、これが検出されたときは次の１周期だけ
Ｑ出力１３ａは１となる。このようにしたのは、
この検出結果を、そのあとに続く全体的な判定時
点まで保持するためである。次いで論理和回路１
２により受信信号１１ａと上記第１のフリツプフ
ロツプの出力１３ａとの論理和をとり、出力１２
ａを第２のフリツプフロツプ１５にデータ入力と
して加える。一方、第２のフリツプフロツプ１５
には論理否定回路１６により得られたクロツク入
力１４ａの論理否定出力１６ａがクロツク入力と
して加わり、その立上り時点におけるデータ入力
すなわち論理和回路の出力１２ａのレベルを検出
する。よつて、そのＱ出力１５ａは復調出力とな
り、出力端子１７より出力される。
ツク入力１４ａの各立上り時点における受信信号
１１ａのレベル（すなわち受信信号を２ビツトず
つに区切つた先のビツトのレベル）が０のものを
検出し、これが検出されたときは次の１周期だけ
Ｑ出力１３ａは１となる。このようにしたのは、
この検出結果を、そのあとに続く全体的な判定時
点まで保持するためである。次いで論理和回路１
２により受信信号１１ａと上記第１のフリツプフ
ロツプの出力１３ａとの論理和をとり、出力１２
ａを第２のフリツプフロツプ１５にデータ入力と
して加える。一方、第２のフリツプフロツプ１５
には論理否定回路１６により得られたクロツク入
力１４ａの論理否定出力１６ａがクロツク入力と
して加わり、その立上り時点におけるデータ入力
すなわち論理和回路の出力１２ａのレベルを検出
する。よつて、そのＱ出力１５ａは復調出力とな
り、出力端子１７より出力される。
すなわち、本発明においては従来のように受信
信号を２ビツトずつに区切られた受信信号の前、
後のビツトを直接比較するのではなく、まずクロ
ツクの立上りで受信信号の２ビツトごとの先のビ
ツトのレベルを調べて第１のフリツプフロツプ１
３に記憶させ、次に第２のフリツプフロツプ１５
によりクロツクの論理否定信号１６ａの立上りす
なわちクロツク１４ａの立下りで後のビツトのレ
ベルを調べることにより、遅延回路を用いること
なく目的を達するようにしたものである。このた
め、従来のように遅延回路を用いた場合に比べ回
路構成は簡単になると共に、遅延回路による波形
劣化のおそれは解消される。すなわち、第１のフ
リツプフロツプ出力１３ａと受信信号１１ａとの
論理和をとる場合も、第４図のタイムチヤートに
示されるように両波形が重なり合うため、従来の
ように受信信号１１ａの立上り時点で論理和回路
出力１２ａが零に落ちることはなく、伝送速度が
上昇された場合でも復調誤りを生じるおそれはな
い。
信号を２ビツトずつに区切られた受信信号の前、
後のビツトを直接比較するのではなく、まずクロ
ツクの立上りで受信信号の２ビツトごとの先のビ
ツトのレベルを調べて第１のフリツプフロツプ１
３に記憶させ、次に第２のフリツプフロツプ１５
によりクロツクの論理否定信号１６ａの立上りす
なわちクロツク１４ａの立下りで後のビツトのレ
ベルを調べることにより、遅延回路を用いること
なく目的を達するようにしたものである。このた
め、従来のように遅延回路を用いた場合に比べ回
路構成は簡単になると共に、遅延回路による波形
劣化のおそれは解消される。すなわち、第１のフ
リツプフロツプ出力１３ａと受信信号１１ａとの
論理和をとる場合も、第４図のタイムチヤートに
示されるように両波形が重なり合うため、従来の
ように受信信号１１ａの立上り時点で論理和回路
出力１２ａが零に落ちることはなく、伝送速度が
上昇された場合でも復調誤りを生じるおそれはな
い。
以上説明したように、本発明によるときは遅延
回路による受信信号の波形操作が不要となり、か
つ波形劣化によりタイミング設定幅が狭められる
ことがなく、タイミング設定幅を従来より広くと
ることができるため、伝送速度が上昇しても復調
誤りを生じるおそれなく受信信号を復調すること
ができ、高速伝送を要するこの種の通信系の復調
回路として大きな効果を有するものである。
回路による受信信号の波形操作が不要となり、か
つ波形劣化によりタイミング設定幅が狭められる
ことがなく、タイミング設定幅を従来より広くと
ることができるため、伝送速度が上昇しても復調
誤りを生じるおそれなく受信信号を復調すること
ができ、高速伝送を要するこの種の通信系の復調
回路として大きな効果を有するものである。
第１図および第２図はこの種の通信系における
従来の復調回路を示す構成図およびタイムチヤー
ト、第３図および第４図は本発明の実施例の回路
を示す構成図およびタイムチヤートである。 １１…受信信号入力端子、１１ａ…受信信号、
１２…論理和回路、１２ａ…論理和出力、１３…
第１のフリツプフロツプ、１３ａ…出力、１４
…クロツク入力端子、１４ａ…クロツク入力、１
５…第２のフリツプフロツプ、１５ａ…Ｑ出力、
１６…論理否定回路、１６ａ…論理否定出力、１
７…復調信号出力端子。
従来の復調回路を示す構成図およびタイムチヤー
ト、第３図および第４図は本発明の実施例の回路
を示す構成図およびタイムチヤートである。 １１…受信信号入力端子、１１ａ…受信信号、
１２…論理和回路、１２ａ…論理和出力、１３…
第１のフリツプフロツプ、１３ａ…出力、１４
…クロツク入力端子、１４ａ…クロツク入力、１
５…第２のフリツプフロツプ、１５ａ…Ｑ出力、
１６…論理否定回路、１６ａ…論理否定出力、１
７…復調信号出力端子。
Claims (1)
- １ 原信号の論理１，０の一方を10の２ビツトに
変換し他方を交互に11，00の２ビツトに変換した
受信信号を復調する復調回路において、２ビツト
ずつに区切られた受信信号の先のビツトがクロツ
クの立上り（又は立下り）時点において０のとき
は上記クロツクの１周期の間出力を１に保ち、上
記先のビツトがクロツクの立上り（又は立下り）
時点において１のときは上記クロツクの１周期の
間出力を０に保つ回路と、上記回路出力と上記受
信信号との論理和をとる論理和回路と、上記論理
和回路出力が上記クロツクの論理否定信号の立上
り（又は立下り）時点において１のときは上記論
理否定信号の１周期の間出力を１に保ち、上記論
理和回路出力が上記論理否定信号の立上り（又は
立下り）時点において０のときは上記論理否定信
号の１周期の間出力を０に保つ回路とを具備する
ことを特徴とする復調回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7196985A JPS60232747A (ja) | 1985-04-05 | 1985-04-05 | 復調回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7196985A JPS60232747A (ja) | 1985-04-05 | 1985-04-05 | 復調回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60232747A JPS60232747A (ja) | 1985-11-19 |
| JPH0570346B2 true JPH0570346B2 (ja) | 1993-10-04 |
Family
ID=13475807
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7196985A Granted JPS60232747A (ja) | 1985-04-05 | 1985-04-05 | 復調回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60232747A (ja) |
-
1985
- 1985-04-05 JP JP7196985A patent/JPS60232747A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60232747A (ja) | 1985-11-19 |
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