JPH0570967B2 - - Google Patents
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- JPH0570967B2 JPH0570967B2 JP60048151A JP4815185A JPH0570967B2 JP H0570967 B2 JPH0570967 B2 JP H0570967B2 JP 60048151 A JP60048151 A JP 60048151A JP 4815185 A JP4815185 A JP 4815185A JP H0570967 B2 JPH0570967 B2 JP H0570967B2
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- JP
- Japan
- Prior art keywords
- fet
- inductor
- field
- phase shifter
- effect transistor
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- Waveguide Switches, Polarizers, And Phase Shifters (AREA)
- Networks Using Active Elements (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、電界効果トランジスタ（以下
FETと略称する）を制御素子として用いた半導
体移相器の小形化に関するものである。
FETと略称する）を制御素子として用いた半導
体移相器の小形化に関するものである。
第４図は、例えば、IEEE MMIC Symposium
（1984年）P11〜13に発表された従来の半導体移
相器の構成を示す等価回路図である。同図におい
て、入力端子１には、キヤパシタ２を介して第
1FET３のソース電極が接続され、またインダク
タ４を介して第2FET５のソース電極が接続され
ている。ここで、FETにおけるドレイン電極お
よびソース電極の区別は重要でないため、便宜上
から入出力端子に近い側の電極をソース電極と
し、以下の説明においても同様とする。第1FET
３のドレイン電極には第3FET６、第4FET７の
ソース電極が接続され、第3FET６のドレイン電
極は接地され、第4FET７のドレイン電極はキヤ
パシタ２を介して出力端子８に接続されている。
（1984年）P11〜13に発表された従来の半導体移
相器の構成を示す等価回路図である。同図におい
て、入力端子１には、キヤパシタ２を介して第
1FET３のソース電極が接続され、またインダク
タ４を介して第2FET５のソース電極が接続され
ている。ここで、FETにおけるドレイン電極お
よびソース電極の区別は重要でないため、便宜上
から入出力端子に近い側の電極をソース電極と
し、以下の説明においても同様とする。第1FET
３のドレイン電極には第3FET６、第4FET７の
ソース電極が接続され、第3FET６のドレイン電
極は接地され、第4FET７のドレイン電極はキヤ
パシタ２を介して出力端子８に接続されている。
また、第2FET５のドレイン電極には第5FET
９、第6FET１０のソース電極が接続され、第
5FET９のドレイン電極は接地され、第6FET１
０のドレイン電極はインダクタ４を介して出力端
子に接続されている。
９、第6FET１０のソース電極が接続され、第
5FET９のドレイン電極は接地され、第6FET１
０のドレイン電極はインダクタ４を介して出力端
子に接続されている。
また、第3FET６のソース電極とドレイン電極
間にはインダクタ１１が並列接続され、第2FET
５、第5FET９のソース電極とドレイン電極間に
はインダクタ１２が並列接続されている。
間にはインダクタ１１が並列接続され、第2FET
５、第5FET９のソース電極とドレイン電極間に
はインダクタ１２が並列接続されている。
このほかには、各FETのゲート電極にバイア
スを引火するための回路が必要であるが、ここで
は表示を省略している。
スを引火するための回路が必要であるが、ここで
は表示を省略している。
従来の半導体移相器は上記のように構成され、
以下に述べるFETのゲート電極へのバイアス印
加方法により、デイジタル形の半導体移相器とな
る。
以下に述べるFETのゲート電極へのバイアス印
加方法により、デイジタル形の半導体移相器とな
る。
第５図は、ゲート電極に印加するバイアスを変
えた場合のFETの等価回路であつて、第５図ａ
はゲート電極を接地電位とした場合であつて、
FETのON状態と呼ぶ。第５図ｂはゲート電極に
ピンチオフ電圧を印加した場合であつて、FET
のOFF状態と呼ぶ。FETがON状態である場合、
FETは低抵抗素子となる。一方、FETがOFF状
態である場合、FETはキヤパシタとなる。
えた場合のFETの等価回路であつて、第５図ａ
はゲート電極を接地電位とした場合であつて、
FETのON状態と呼ぶ。第５図ｂはゲート電極に
ピンチオフ電圧を印加した場合であつて、FET
のOFF状態と呼ぶ。FETがON状態である場合、
FETは低抵抗素子となる。一方、FETがOFF状
態である場合、FETはキヤパシタとなる。
このようなFETの特性を利用し、OFF状態の
FETをフイルタ回路の一部として用いることに
より、この種の半導体移相器はHigh Pass−Low
Pass形移相器として動作する。以下、FETのゲ
ート電極に印加するバイアスを変えた場合の半導
体移相器等価回路の変化および位相変化について
述べる。
FETをフイルタ回路の一部として用いることに
より、この種の半導体移相器はHigh Pass−Low
Pass形移相器として動作する。以下、FETのゲ
ート電極に印加するバイアスを変えた場合の半導
体移相器等価回路の変化および位相変化について
述べる。
第６図ａは第４図に示す回路に於ける第1FET
３、第4FET７、第5FET９の各ゲート電極にピ
ンチオフ電圧を印加してOFF状態とし、第2FET
４、第3FET６、第6FET１０の各ゲート電極を
接地電位としてON状態とした場合の等価回路で
ある。この場合、第1FET３、第4FET７はキヤ
パシタC2として、また第5FET９はキヤパシタC3
として表わされ、第2FET４、第3FET６、第
6FET１０はそれぞれ抵抗ｒとして表わされる。
３、第4FET７、第5FET９の各ゲート電極にピ
ンチオフ電圧を印加してOFF状態とし、第2FET
４、第3FET６、第6FET１０の各ゲート電極を
接地電位としてON状態とした場合の等価回路で
ある。この場合、第1FET３、第4FET７はキヤ
パシタC2として、また第5FET９はキヤパシタC3
として表わされ、第2FET４、第3FET６、第
6FET１０はそれぞれ抵抗ｒとして表わされる。
ここで、抵抗ｒの値が、インダクタ１１、イン
ダクタ１２の呈するインピーダンスより十分小さ
いことを考慮して、第６図ａは第６図ｂのように
書き直すことができる。そして、この第６図ｂに
示す等価回路は低域通過形フイルタとなることを
表わしており、通過位相は直結した場合に比べ遅
れ位相となる。
ダクタ１２の呈するインピーダンスより十分小さ
いことを考慮して、第６図ａは第６図ｂのように
書き直すことができる。そして、この第６図ｂに
示す等価回路は低域通過形フイルタとなることを
表わしており、通過位相は直結した場合に比べ遅
れ位相となる。
一方、第７図ａは第2FET４、第3FET６、第
6FET１０の各ゲート電極にピンチオフ電圧を印
加してFETをOFF状態とし、他のFETのゲート
電極を接地電位としてFETをON状態とした場合
の等価回路である。この場合、第2FET４、第
6FET１０はキヤパシタC5として、また第3FET
６はキヤパシタC4として表わされる。また他の
FETは抵抗ｒで表わされる。抵抗ｒの値が、キ
ヤパシタ１２およびインダクタ４の呈するインピ
ーダンスより十分小さいことを考慮して、第７図
ａは第７図ｂのように書き直すことができる。
6FET１０の各ゲート電極にピンチオフ電圧を印
加してFETをOFF状態とし、他のFETのゲート
電極を接地電位としてFETをON状態とした場合
の等価回路である。この場合、第2FET４、第
6FET１０はキヤパシタC5として、また第3FET
６はキヤパシタC4として表わされる。また他の
FETは抵抗ｒで表わされる。抵抗ｒの値が、キ
ヤパシタ１２およびインダクタ４の呈するインピ
ーダンスより十分小さいことを考慮して、第７図
ａは第７図ｂのように書き直すことができる。
第７図ｂの等価回路に於いて、インダクタ１２
とキヤパシタC5、インダクタ１１とキヤパシタ
C4の並列共振周波数より低い周波数に対しては、
高域通過形フイルタとなることを表わしている。
そして、通過位相は直結した場合に比べて進み位
相となる。
とキヤパシタC5、インダクタ１１とキヤパシタ
C4の並列共振周波数より低い周波数に対しては、
高域通過形フイルタとなることを表わしている。
そして、通過位相は直結した場合に比べて進み位
相となる。
すなわち、この種の半導体移相器に於いては、
第1FET３、第4FET７、第5FET９の各ゲート
電極に印加するバイアスと第2FET４、第3FET
６、第6FET１０の各ゲート電極に印加するバイ
アスを0Vとピンチオフ電圧とに交互に切り換え
ることにより、通過位相を進み、遅れと変えるこ
とができ、これに伴なつてデイジタル移相器が実
現できることになる。
第1FET３、第4FET７、第5FET９の各ゲート
電極に印加するバイアスと第2FET４、第3FET
６、第6FET１０の各ゲート電極に印加するバイ
アスを0Vとピンチオフ電圧とに交互に切り換え
ることにより、通過位相を進み、遅れと変えるこ
とができ、これに伴なつてデイジタル移相器が実
現できることになる。
しかし、上記従来の半導体移相器に於いては、
６個のFETと、５個のインダクタと、２個のキ
ヤパシタが必要であり、回路構成が複雑で回路素
子が多いために小形化が困難となる問題を有して
いる。
６個のFETと、５個のインダクタと、２個のキ
ヤパシタが必要であり、回路構成が複雑で回路素
子が多いために小形化が困難となる問題を有して
いる。
この発明は、かかる問題点を解決するためにな
されたものであつて、回路構成を簡単にしかつ
FET、インダクタの使用数を少なくするととも
に、小形の半導体移相器を得ることを目的とする
ものである。
されたものであつて、回路構成を簡単にしかつ
FET、インダクタの使用数を少なくするととも
に、小形の半導体移相器を得ることを目的とする
ものである。
従つて、この発明による半導体移相器は、同一
の線路に接続されるFETのソース電極を共通に
することによつて、移相器を小形化するものであ
る。
の線路に接続されるFETのソース電極を共通に
することによつて、移相器を小形化するものであ
る。
よつて、この発明による半導体移相器に於いて
は、４個のFETと３個のインダクタンスを用い
て低域通過形フイルタおよび高域通過形フイルタ
が実現されて、所望の移相量が得られることか
ら、全体として極めて小さなものとなる。
は、４個のFETと３個のインダクタンスを用い
て低域通過形フイルタおよび高域通過形フイルタ
が実現されて、所望の移相量が得られることか
ら、全体として極めて小さなものとなる。
〔実施例〕
第１図は、この発明による半導体移相器の一実
施例を示す斜視図である。同図において、１３は
半導体基板であつて、その下面側には地導体１４
が設けられている。１５は入力線路であつて、こ
の入力線路１５には前記半導体基板１３に形成さ
れた第1FET１６および第2FET１７が各ソース
電極を共有して接続されている。また、第1FET
１６のドレイン電極には、第１ループインダクタ
ンス１８の一端が接続され、第１ループインダク
タ１８の他端は第3FET１９のドレイン電極に接
続されている。第3FET１９のソース電極は出力
線路２１に接続され、第3FET１９とソース電極
を共有して第4FET２０が接続されている。第
2FET１７、第4FET２０のドレイン電極にはそ
れぞれ第２ループインダクタ２２の一端が接続さ
れている。また、第２ループインダクタ２２の他
端は、接地端子２３およびスルーホール２４を介
して接地されている。そして、各FETのゲート
電極には、高インピーダンス線路２５とキヤパシ
タ２６から成るバイアス回路２７が接続されてい
る。
施例を示す斜視図である。同図において、１３は
半導体基板であつて、その下面側には地導体１４
が設けられている。１５は入力線路であつて、こ
の入力線路１５には前記半導体基板１３に形成さ
れた第1FET１６および第2FET１７が各ソース
電極を共有して接続されている。また、第1FET
１６のドレイン電極には、第１ループインダクタ
ンス１８の一端が接続され、第１ループインダク
タ１８の他端は第3FET１９のドレイン電極に接
続されている。第3FET１９のソース電極は出力
線路２１に接続され、第3FET１９とソース電極
を共有して第4FET２０が接続されている。第
2FET１７、第4FET２０のドレイン電極にはそ
れぞれ第２ループインダクタ２２の一端が接続さ
れている。また、第２ループインダクタ２２の他
端は、接地端子２３およびスルーホール２４を介
して接地されている。そして、各FETのゲート
電極には、高インピーダンス線路２５とキヤパシ
タ２６から成るバイアス回路２７が接続されてい
る。
このように構成された半導体移相器において、
第1FET１６と第3FET１９のゲート電極を接地
電位とし、第2FET１７と第4FET２０のゲート
電極にピンチオフ電圧を印加した場合の等価回路
を第２図ａに示す。ここで、第2FET１７、第
4FET２０はキヤパシタCbとして、また第1FET
１６、第3FET１９は抵抗ｒとして表わされてい
る。また、第１インダクタ用線路１８、第２イン
ダクタ用線路２２はそれぞれインダクタLa、イ
ンダクタLbと表わされている。そして、キヤパ
シタCbとインダクタLbの直列共振周波数より低
い周波数においては、第２図ａに示す回路は第２
図ｂに示す低域通過形フイルタとなる。この場合
の通過位相は、次式であらわされる。
第1FET１６と第3FET１９のゲート電極を接地
電位とし、第2FET１７と第4FET２０のゲート
電極にピンチオフ電圧を印加した場合の等価回路
を第２図ａに示す。ここで、第2FET１７、第
4FET２０はキヤパシタCbとして、また第1FET
１６、第3FET１９は抵抗ｒとして表わされてい
る。また、第１インダクタ用線路１８、第２イン
ダクタ用線路２２はそれぞれインダクタLa、イ
ンダクタLbと表わされている。そして、キヤパ
シタCbとインダクタLbの直列共振周波数より低
い周波数においては、第２図ａに示す回路は第２
図ｂに示す低域通過形フイルタとなる。この場合
の通過位相は、次式であらわされる。
θL＝−tan-1（X1＋2B1−B1 2X1／２−2X1B1）
なお、X1はLaが呈する規格化リアクタンス値、
B1はCbとLbの直列回路が呈する規格化サセプタ
ンス値である。X1，B1は入出力線路の特性イン
ピーダンスZ0で規格化されている。
B1はCbとLbの直列回路が呈する規格化サセプタ
ンス値である。X1，B1は入出力線路の特性イン
ピーダンスZ0で規格化されている。
ここで、所要の周波数においてX1１とする
インダクタLaが実現できる。また、後述の条件
により決定されるインダクタLbに対してB1X1/2
とするキヤパシタCbが実現できる。
インダクタLaが実現できる。また、後述の条件
により決定されるインダクタLbに対してB1X1/2
とするキヤパシタCbが実現できる。
よつて上式の分子、分母はともに正となり、θL
は遅れ位相となる。
は遅れ位相となる。
一方、第1FET１６と第3FET１９のゲート電
極にピンチオフ電圧を印加し、第2FET１７と第
4FET２０のゲート電極を接地電位とした場合の
等価回路を第３図ａに示す。ここで、第1FET１
６、第3FET１９はキヤパシタCaによつて、また
第2FET１７、第4FET２０は抵抗ｒによつて表
わされている。
極にピンチオフ電圧を印加し、第2FET１７と第
4FET２０のゲート電極を接地電位とした場合の
等価回路を第３図ａに示す。ここで、第1FET１
６、第3FET１９はキヤパシタCaによつて、また
第2FET１７、第4FET２０は抵抗ｒによつて表
わされている。
LaとCaの直列共振周波数より低い周波数にお
いては、第３図ａの等価回路は第３図ｂのように
表わすことができる。そして、この第３図ｂは高
域通過形フイルタであり、通過位相は次式で表わ
される。
いては、第３図ａの等価回路は第３図ｂのように
表わすことができる。そして、この第３図ｂは高
域通過形フイルタであり、通過位相は次式で表わ
される。
θH＝−tan-1（X2＋2B2−B2 2X2／２−2X2B2）
上式中、X2はインダクタLaとキヤパシタCaの
直列回路が呈する規格化リアクタンス値、B2は
インダクタLbが呈する規格化サセプタンス値で
ある。
直列回路が呈する規格化リアクタンス値、B2は
インダクタLbが呈する規格化サセプタンス値で
ある。
ここで、先にX1１とするように決定したイ
ンダクタLaを用いて、X2−１とするキヤパシ
タCaが実現できる。
ンダクタLaを用いて、X2−１とするキヤパシ
タCaが実現できる。
また、B2X2/2とするインダクタLbが、B1
X1/2とするようにして実現できる。
X1/2とするようにして実現できる。
よつて、上式の分子は負、分母は正となりθHは
進み位相となる。
進み位相となる。
従つて、第1FET１６、第3FET１９と第
2FET１７、第4FET２０の各ゲート電極に印加
するバイアスを接地電位およびピンチオフ電圧と
切り換えることにより、位相を遅れ、進みと切り
換えることができ、移相量θS：θS＝θH−θLのデイ
ジタル移相器が実現される。
2FET１７、第4FET２０の各ゲート電極に印加
するバイアスを接地電位およびピンチオフ電圧と
切り換えることにより、位相を遅れ、進みと切り
換えることができ、移相量θS：θS＝θH−θLのデイ
ジタル移相器が実現される。
ところで、上記説明では、インダクタLa，Lb
を実現するための手段としてループインダクタを
用いる場合について示したが、これに限らず、ス
パイラルインダクタあるいはインダクタ用線路を
用いることができることは言うまでもない。
を実現するための手段としてループインダクタを
用いる場合について示したが、これに限らず、ス
パイラルインダクタあるいはインダクタ用線路を
用いることができることは言うまでもない。
この発明は以上説明したように、４個のFET
と３個のインダクタを用い、OFF状態のFETを
フイルタ回路の一部として用い、さらに同一の線
路に接続した２個のFETのドレインを共通にす
るものであることから、部品数の減少とあいまつ
て半導体移相器の小形化が実現される優れた効果
を有する。
と３個のインダクタを用い、OFF状態のFETを
フイルタ回路の一部として用い、さらに同一の線
路に接続した２個のFETのドレインを共通にす
るものであることから、部品数の減少とあいまつ
て半導体移相器の小形化が実現される優れた効果
を有する。
第１図はこの発明による半導体移相器の一実施
例を示す斜視図、第２図、第３図は第１図に示す
この発明による半導体移相器の動作を説明するた
めの等価回路図、第４図は従来の半導体移相器の
構成を示す等価回路図、第５図は電界効果トラン
ジスタの等価回路図、第６図、第７図は従来の半
導体移相器の動作を説明するための等価回路図で
ある。 １３は半導体基板 、１４は地導体、１５は入力線路、１６は第
1FET、１７は第2FET、１８は第１ループイン
ダクタ、１９は第3FET、２０は第4FET、２１
は出力線路、２２は第２ループインダクタ、２３
は接地端子、２４はスルーホール、２５は高イン
ピーダンス線路、２６はキヤパシタ、２７はバイ
アス回路。なお、各図中同一符号は同一または相
当部分を示す。
例を示す斜視図、第２図、第３図は第１図に示す
この発明による半導体移相器の動作を説明するた
めの等価回路図、第４図は従来の半導体移相器の
構成を示す等価回路図、第５図は電界効果トラン
ジスタの等価回路図、第６図、第７図は従来の半
導体移相器の動作を説明するための等価回路図で
ある。 １３は半導体基板 、１４は地導体、１５は入力線路、１６は第
1FET、１７は第2FET、１８は第１ループイン
ダクタ、１９は第3FET、２０は第4FET、２１
は出力線路、２２は第２ループインダクタ、２３
は接地端子、２４はスルーホール、２５は高イン
ピーダンス線路、２６はキヤパシタ、２７はバイ
アス回路。なお、各図中同一符号は同一または相
当部分を示す。
Claims (1)
- １ 半導体基板上に形成されたマイクロストリツ
プ線路からなる入力線路および出力線路と、前記
半導体基板上の前記入力線路に接続されたソース
電極を共有化して形成された第１電解効果トラン
ジスタおよび第２電解効果トランジスタと、前記
半導体基板上の前記出力線路に接続されたソース
電極を共有化して形成された第３電解効果トラン
ジスタおよび第４電解効果トランジスタと、前記
半導体基板上に形成されて前記第１電解効果トラ
ンジスタのドレイン電極と第３電解効果トランジ
スタのドレイン電極間に接続された第１インダク
タンス素子と、前記半導体基板上に形成されて前
記第２電解効果トランジスタおよび第４電解効果
トランジスタのドレイン電極と接地間にそれぞれ
接続された第２インダクタンス素子とを備え、前
記第１〜第４電解効果トランジスタのゲート電極
にはバイアス電圧が印加されることを特徴とする
半導体移相器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4815185A JPS61208307A (ja) | 1985-03-13 | 1985-03-13 | 半導体移相器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4815185A JPS61208307A (ja) | 1985-03-13 | 1985-03-13 | 半導体移相器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61208307A JPS61208307A (ja) | 1986-09-16 |
| JPH0570967B2 true JPH0570967B2 (ja) | 1993-10-06 |
Family
ID=12795359
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4815185A Granted JPS61208307A (ja) | 1985-03-13 | 1985-03-13 | 半導体移相器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61208307A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5317290A (en) * | 1987-10-19 | 1994-05-31 | General Electric Company | MMIC (monolithic microwave integrated circuit) switchable bidirectional phase shift network |
| JPH0352301A (ja) * | 1989-07-20 | 1991-03-06 | Fujitsu Ltd | マイクロ波用スイッチ |
| JP2869288B2 (ja) * | 1992-06-19 | 1999-03-10 | 三菱電機株式会社 | ローデットライン型移相器 |
| JP3087844B2 (ja) * | 1997-12-26 | 2000-09-11 | 日本電気株式会社 | 半導体移相器 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4918416A (ja) * | 1972-06-12 | 1974-02-18 | ||
| JPS59149702U (ja) * | 1983-03-28 | 1984-10-06 | 三菱電機株式会社 | 半導体移相器 |
| JPS59196603A (ja) * | 1983-04-22 | 1984-11-08 | Mitsubishi Electric Corp | 半導体移相器 |
-
1985
- 1985-03-13 JP JP4815185A patent/JPS61208307A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61208307A (ja) | 1986-09-16 |
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