JPH0571145B2 - - Google Patents
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- Publication number
- JPH0571145B2 JPH0571145B2 JP60057815A JP5781585A JPH0571145B2 JP H0571145 B2 JPH0571145 B2 JP H0571145B2 JP 60057815 A JP60057815 A JP 60057815A JP 5781585 A JP5781585 A JP 5781585A JP H0571145 B2 JPH0571145 B2 JP H0571145B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- output
- mosfet
- gate electrode
- protection
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
- H10D89/811—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using FETs as protective elements
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Protection Of Static Devices (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本考案はMOSFETを含む半導体装置に関し、
特に半導体装置の出力端子に印加されるサージ電
圧に対する保護回路に関するものである。
特に半導体装置の出力端子に印加されるサージ電
圧に対する保護回路に関するものである。
従来、MOS型半導体装置の出力端子は、出力
端子を駆動する出力段MOSFETが十分大きなチ
ヤネル幅を有するので、外部からのサージ電圧に
対する保護は特に必要とされていなかつた。
端子を駆動する出力段MOSFETが十分大きなチ
ヤネル幅を有するので、外部からのサージ電圧に
対する保護は特に必要とされていなかつた。
しかし、近年の半導体装置の高集積化に伴なつ
て、拡散層の接合が浅くなり、チヤネルが短かく
なつている。そのため、出力段MOSFETの耐圧
が低下し、外部サージ電圧による破壊が起り易く
なつている。
て、拡散層の接合が浅くなり、チヤネルが短かく
なつている。そのため、出力段MOSFETの耐圧
が低下し、外部サージ電圧による破壊が起り易く
なつている。
本発明の目的は、外部サージ電圧の対する耐圧
を向上させた出力段MOSFETを含む半導体装置
を提供することにある。
を向上させた出力段MOSFETを含む半導体装置
を提供することにある。
本発明の半導体装置は、半導体基板の一主面の
連続した活性領域に形成された出力用MOSFET
および保護用MOSFETからなる出力段
MOSFETを含み、前記出力用MOSFETおよび
前記保護用MOSFETの出力端子が共通接続さ
れ、かつ前記保護用MOSFETのゲート電極が前
記保護用MOSFETを非導通状態とする一定電位
に接続されている。
連続した活性領域に形成された出力用MOSFET
および保護用MOSFETからなる出力段
MOSFETを含み、前記出力用MOSFETおよび
前記保護用MOSFETの出力端子が共通接続さ
れ、かつ前記保護用MOSFETのゲート電極が前
記保護用MOSFETを非導通状態とする一定電位
に接続されている。
第１図は本発明の一実施例の半導体基板部分を
示す平面図、第２図は本実施例の等価回路図であ
る。
示す平面図、第２図は本実施例の等価回路図であ
る。
はじめに第２図に示すように、出力段
MOSFETは出力用MOSFETQ1、出力用
MOSFETQ2、および保護用MOSFETQ3とから
構成されている。
MOSFETは出力用MOSFETQ1、出力用
MOSFETQ2、および保護用MOSFETQ3とから
構成されている。
保護用MOSFETQ3は、ゲート電極が接地電位
に接続されているので、常に非導通状態となつて
いる。
に接続されているので、常に非導通状態となつて
いる。
出力用MOSFETQ1の入力信号端２３がしきい
値電圧を越えたハイレベルになると、導通状態と
なつて出力信号端２１にロウレベルを出力する。
値電圧を越えたハイレベルになると、導通状態と
なつて出力信号端２１にロウレベルを出力する。
また、もう１つの出力段MOSFETQ2はゲート
が入力信号端子２２、ドレインが電源VCCソース
が出力用MOSFETQ1のドレインおよび出力端子
２１に接続されている。この出力段MOSFETQ2
は入力信号端子２２がしきい値電圧を越えたハイ
レベルになると、導通状態となつて出力信号端子
２１にハイレベルを出力する。
が入力信号端子２２、ドレインが電源VCCソース
が出力用MOSFETQ1のドレインおよび出力端子
２１に接続されている。この出力段MOSFETQ2
は入力信号端子２２がしきい値電圧を越えたハイ
レベルになると、導通状態となつて出力信号端子
２１にハイレベルを出力する。
ここで、出力用MOSFETQ1が導通状態から非
導通状態に切り替つて、出力端子２１に接続され
たモーターやリレーなどの誘導性負荷からサージ
電圧が発生すると、出力端子２１に接続された金
属配線１４から出力段MOSFETQ1，Q3にサージ
電圧が印加される。
導通状態に切り替つて、出力端子２１に接続され
たモーターやリレーなどの誘導性負荷からサージ
電圧が発生すると、出力端子２１に接続された金
属配線１４から出力段MOSFETQ1，Q3にサージ
電圧が印加される。
このとき出力段MOSFETQ1，Q3のドレインに
加わつた電荷は、出力用MOSFETQ1を駆動する
ゲート電極１２のチヤネル部分を通じてソースに
流入するが、同時に接地電位に固定された保護用
MOSFETQ3のゲート電極１３のチヤネル領域に
も流れるので、出力用MOSFETQ1に流れる電流
量が減少し、より大きなサージ電圧に対して出力
端子２１が耐え得るようになる。
加わつた電荷は、出力用MOSFETQ1を駆動する
ゲート電極１２のチヤネル部分を通じてソースに
流入するが、同時に接地電位に固定された保護用
MOSFETQ3のゲート電極１３のチヤネル領域に
も流れるので、出力用MOSFETQ1に流れる電流
量が減少し、より大きなサージ電圧に対して出力
端子２１が耐え得るようになる。
つぎにこの出力段MOSFETの一例として、ス
トライプ型MOSFETについて、第１図を参照し
て説明する。
トライプ型MOSFETについて、第１図を参照し
て説明する。
ここで、１１はＮ型ソース・ドレイン拡散層か
らなる連続した活性領域でありゲート電極１２，
１３とともにストライプ型のMOSFETQ1，Q3を
構成している。
らなる連続した活性領域でありゲート電極１２，
１３とともにストライプ型のMOSFETQ1，Q3を
構成している。
出力段MOSFETは、４本のストライプ状ゲー
ト電極１２を有する出力用MOSFETQ1および２
本のストライプ状ゲート電極１３を有する保護用
MOSFETQ3から構成されている。保護用
MOSFETQ3の２本のストライプ状ゲート電極１
３はコンタクトホール１７を通してソース電極に
接続された接地電位の金属配線１５に接続されて
いる。また、MOSFETQ1，Q3の出力端子である
４本のストライプ状ドレイン電極は金属配線１４
に共通接続されている。
ト電極１２を有する出力用MOSFETQ1および２
本のストライプ状ゲート電極１３を有する保護用
MOSFETQ3から構成されている。保護用
MOSFETQ3の２本のストライプ状ゲート電極１
３はコンタクトホール１７を通してソース電極に
接続された接地電位の金属配線１５に接続されて
いる。また、MOSFETQ1，Q3の出力端子である
４本のストライプ状ドレイン電極は金属配線１４
に共通接続されている。
なお、以上の実施例はMOSFETとしてＮチヤ
ネルMOSFETを含む半導体集積回路について説
明したが、本発明はこれに限定されることなく、
ＰチヤネルMOSFETを含む半導体集積回路や、
さらにバイポーラトランジスタおよびMOSFET
を含むBi−CMOS集積回路にも適用することが
できる。
ネルMOSFETを含む半導体集積回路について説
明したが、本発明はこれに限定されることなく、
ＰチヤネルMOSFETを含む半導体集積回路や、
さらにバイポーラトランジスタおよびMOSFET
を含むBi−CMOS集積回路にも適用することが
できる。
以上説明したように本発明は、出力段
MOSFETを出力用MOSFETと保護用MOSFET
とに分割して、保護用MOSFETのチヤネルを非
導通状態とする一定電位にゲート電極を接続して
いるので、過渡的に誘導性負荷からサージ電圧が
発生して、出力端子にサージ電圧が印加しても、
保護用MOSFETにバイパスする分だけ、出力用
MOSFETの負荷を軽減できる。また、出力段
MOSFETの入力容量を増やすことなく、出力端
子の保護能力を向上させることができた。
MOSFETを出力用MOSFETと保護用MOSFET
とに分割して、保護用MOSFETのチヤネルを非
導通状態とする一定電位にゲート電極を接続して
いるので、過渡的に誘導性負荷からサージ電圧が
発生して、出力端子にサージ電圧が印加しても、
保護用MOSFETにバイパスする分だけ、出力用
MOSFETの負荷を軽減できる。また、出力段
MOSFETの入力容量を増やすことなく、出力端
子の保護能力を向上させることができた。
第１図は本発明の一実施例における半導体基板
を示す平面図、第２図は本発明の一実施例の半導
体装置を示す等価回路図である。 １１……Ｎ型ソース・ドレイン拡散層、１２，
１３……ゲート電極、１４，１５……金属配線、
１６……入力信号線、１７……コンタクトホー
ル、２１……出力端子、２２，２３……入力信号
端子、Q1……出力用MOSFET、Q2……出力段
MOSFET、Q3……保護用MOSFET、VCC……電
源、GND……接地電位。
を示す平面図、第２図は本発明の一実施例の半導
体装置を示す等価回路図である。 １１……Ｎ型ソース・ドレイン拡散層、１２，
１３……ゲート電極、１４，１５……金属配線、
１６……入力信号線、１７……コンタクトホー
ル、２１……出力端子、２２，２３……入力信号
端子、Q1……出力用MOSFET、Q2……出力段
MOSFET、Q3……保護用MOSFET、VCC……電
源、GND……接地電位。
Claims (1)
- １ 一導電型の半導体活性領域に設けられかつ出
力端子に接続された逆導電型の第１領域と、前記
第１領域の両側に前記第１領域から離間して設け
られかつ電源端子にそれぞれ接続された前記逆導
電型の第２及び第３領域と、前記第１領域と前記
第２領域との間の前記半導体活性領域部分上にゲ
ート絶縁膜を介して設けられかつ出力すべき信号
の伝達線に接続された第１のゲート電極と、前記
第１領域と前記第３領域との間の前記半導体活性
領域部分上にゲート絶縁膜を介して設けられかつ
前記第１領域と前記第３領域との間を非導通状態
とする一定電位に接続された第２のゲート電極と
を有することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60057815A JPS61216477A (ja) | 1985-03-22 | 1985-03-22 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60057815A JPS61216477A (ja) | 1985-03-22 | 1985-03-22 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61216477A JPS61216477A (ja) | 1986-09-26 |
| JPH0571145B2 true JPH0571145B2 (ja) | 1993-10-06 |
Family
ID=13066412
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60057815A Granted JPS61216477A (ja) | 1985-03-22 | 1985-03-22 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61216477A (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5060048A (en) * | 1986-10-22 | 1991-10-22 | Siemens Aktiengesellschaft & Semikron GmbH | Semiconductor component having at least one power mosfet |
| KR940004449B1 (ko) * | 1990-03-02 | 1994-05-25 | 가부시키가이샤 도시바 | 반도체장치 |
| JP3237110B2 (ja) * | 1998-03-24 | 2001-12-10 | 日本電気株式会社 | 半導体装置 |
| JP2000357695A (ja) | 1999-06-16 | 2000-12-26 | Nec Corp | 半導体装置、半導体集積回路及び半導体装置の製造方法 |
| JP2001144097A (ja) | 1999-11-11 | 2001-05-25 | Nec Corp | 半導体装置 |
| US6934136B2 (en) * | 2002-04-24 | 2005-08-23 | Texas Instrument Incorporated | ESD protection of noise decoupling capacitors |
| JP2004304136A (ja) * | 2003-04-01 | 2004-10-28 | Oki Electric Ind Co Ltd | 半導体装置 |
| JP6099986B2 (ja) * | 2013-01-18 | 2017-03-22 | エスアイアイ・セミコンダクタ株式会社 | 半導体装置 |
| JP6099985B2 (ja) * | 2013-01-18 | 2017-03-22 | エスアイアイ・セミコンダクタ株式会社 | 半導体装置 |
| JP2016021530A (ja) * | 2014-07-15 | 2016-02-04 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
-
1985
- 1985-03-22 JP JP60057815A patent/JPS61216477A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61216477A (ja) | 1986-09-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |