JPH0571981B2 - - Google Patents

Description

請求の範囲 １ (a) 複数の中央処理装置系（Ｎ，Ｐ，Ｒ 第
３図）を備え、この複数の中央処理装置系の
夫々は、 命令に応えてデータを処理し、かつアドレス
ソース情報を生成する機能を有する少なくとも
１つの中央処理ユニツト（１ 第２図；２０１
第５図）と、 データを蓄積するためのメモリ手段（２−５
第２図）と、 上記少なくとも１つの中央処理ユニツトおよ
び上記メモリ手段２−５間でデータを転送する
ためのバス手段６−８と、 前記中央処理装置系から外部にデータを転送
するための上記バス手段７に接続されたメモリ
間リンクアダプタ手段（１９，２０ 第２図）
と、 アドレスソース情報を生成し、上記メモリ間
リンクアダプタ手段１９，２０と往復の上記バ
ス手段７を経由して上記中央処理ユニツト１に
よる介在なしに上記メモリ手段２−５とのデー
タの転送を制御する上記メモリ間リンクアダプ
タ手段に結合されているDMA手段（１７，１
８；３４５，３４６ 第１２図）とを有し、 (b) 上記メモリ手段の少なくとも一部は上記複数
の中央処理装置系の少なくとも２つを夫々のバ
ス手段を経由して接続するポート（５ａ，５ｂ
第１図）を有する共通メモリ５を画定するも
ので、このポートは上記共通メモリを２つの中
央処理装置系による共有を可能とし、 (c) 上記共通メモリの少なくとも一部は区画さ
れ、複数の個別のメモリ区画（６０８ 第２１
図）に分割され、このメモリ区画は夫々対応す
るポート６０８ａ，６０８ｂとバス手段６０
１，６０２を介して少なくとも２つの上記複数
の中央処理装置系の装置系に接続され、 (d) 上記複数の中央処理装置系の少なくとも１つ
と結合され、且つ、周辺機器（６１５ 第２２
図）と接続するための少なくとも１つの周辺機
器制御手段を備え、上記周辺機器制御手段の
夫々は予め選択されたメモリ区画６０８と結合
されている前記ポート６０８ａ，６０８ｂを介
して上記共通メモリ５の上記予め選択されたメ
モリ区画６０８に接続されており、上記周辺機
器制御手段はアドレスソース情報を生成し、そ
れに応える手段と、上記周辺機器６１５と上記
共通メモリの予め選択されたメモリ区画６０８
との間のデータ転送を制御する手段とを有し、 (e) メモリ間通信網（第１，３図：３７０第１２
図）を備え、このメモリ間通信網は上記複数の
中央処理装置系Ｎ，Ｐ，Ｒの上記メモリ間リン
クアダプタ手段（１９，２０ 第２図）と結合
され、且つ上記複数の中央処理装置系Ｎ，Ｐ，
Ｒの夫々１つの上記メモリ手段（２−５ 第２
図）間でデータを転送するための複数のメモリ
間リンク手段（２１，２２ 第２図）を有し、 (f) DMAインターフエース制御手段（１７，１
８ 第２図）を備え、このDMAインターフエ
ース制御手段は、上記メモリ間リンクアダプタ
手段１９，２０を介して上記メモリ間通信網
（第１，３図）に接続され、上記DMA手段１
７，１８を介して上記複数の中央処理装置系
Ｎ，Ｐ，Ｒの夫々の上記メモリ手段（２−５
第２図）へのアクセスを制御する手段であり、
上記メモリ間通信網上でデータの転送を多重化
する手段であり、さらに、このDMAインター
フエース制御手段（１７，１８；３４５，３４
６第１２図）は、上記中央処理装置系の夫々１
つのメモリ間リンクアダプタ手段１９，２０の
少なくとも２つを上記アドレスソース情報に応
じて上記メモリ間通信網３７０に論理的に結合
させるように作用し、そして上記結合された中
央処理ユニツト（１ 第２図）による介在なし
に上記メモリ間通信網（第１，３図）上で夫々
の中央処理装置系の上記メモリ手段２−５間で
のデータ転送を多重化するように作用する、 ことを特徴とするマルチプロセツサ・コンピユー
タシステム。

２ 請求範囲第１項において、上記バス手段（７
第２図）の少なくとも２つが相互に境界を接せ
ず、上記メモリ間通信網（第１，３図）を介して
他のバス手段と境界を接することを特徴とするマ
ルチプロセツサ・コンピユータシステム。

３ 請求範囲第１項において、上記複数の中央処
理装置系Ｎ，Ｐ，Ｒの少なくとも２つが、上記メ
モリ間リンクアダプタ手段（１９，２０ 第２
図）に関して並列に接続されている（第３図）こ
とを特徴とするマルチプロセツサ・コンピユータ
システム。

４ 請求範囲第１項において、上記複数の中央処
理装置系Ｎ，Ｐ，Ｒが上記メモリ間リンクアダプ
タ手段１９，２０に関して直列アレーで接続され
ている（第４図）ことを特徴とするマルチプロセ
ツサ・コンピユータシステム。

５ 請求範囲第１項において、上記複数の中央処
理装置系Ｎ，Ｐ，Ｒの少なくとも１つが少なくと
も２つの独立して動作する中央処理ユニツト（１
第１図；２０１ 第５図）を含むことを特徴と
するマルチプロセツサ・コンピユータシステム。

６ 請求範囲第１項において、上記メモリ間リン
クアダプタ手段（１９，２０ 第２図）は上記リ
ンクアダプタ手段をメモリ間リンクにオペレーテ
イブに接続するための仲介手段（第１０図）を含
み、上記メモリ間通信網上でコンテンシヨンとデ
ータ転送を制御することを特徴とするマルチプロ
セツサ・コンピユータシステム。

７ 請求範囲第１項において、区画された共通メ
モリが予備のメモリ区画（RAM共通予備 第２
１図）を含み、さらに、該マルチプロセツサ・コ
ンピユータシステムは、 (a) 上記予備のメモリ区画を通じて上記中央処理
装置系の少なくとも１つのバス手段（８ 第２
図）と接続するための少なくとも１つの予備の
周辺機器制御手段Ｎ＋１と、 (b) 上記メモリ区画と上記周辺機器制御手段とを
含む一群の素子の欠陥を監視し、そこでの欠陥
に応えて再構成情報を発生するための構成制御
処理手段（第２３図）と、 (c) 故障した周辺機器制御手段とそのメモリ区画
の代わりに上記予備の周辺機器制御手段Ｎ＋１
と夫々の予備のメモリ区画（RAM）を置き換
えるための上記再構成情報に応える構成適応手
段（６０９ 第２１図）と、 を含むことを特徴とするマルチプロセツサ・コン
ピユータシステム。

８ 請求範囲第７項において、上記メモリ間リン
クアダプタ手段（１９，２０ 第２図）は夫々の
構成適応手段（６０９ 第２１図：第２４図参
照）に接続された許可若しくは禁止手段からなる
もので、上記構成適応手段が上記メモリ間リンク
アダプタ手段からバス手段を開放するのに有効で
あることを特徴とするマルチプロセツサ・コンピ
ユータシステム。

９ 請求範囲第７項において、さらに、次のよう
なバス分離器（６１１，６１２ 第２２図）を備
え、そこでは上記メモリ手段の少なくとも一部６
０８が上記アドレスソース情報によつてアドレス
可能であり、上記少なくとも１つの中央処理装置
系の上記バス手段８に分離された個別のバス分離
器６１１，６１２を介して接続され、上記メモリ
手段の各部６０８は上記構成適応手段DA，DB，
６１３によつて許可もしくは禁止となることを特
徴とするマルチプロセツサ・コンピユータシステ
ム。

１０ 請求範囲第９項において、上記メモリ手段
の各部は少なくとも２つの電源（６１８，６１９
第２２図）によつて個別に電源が供給されるこ
とを特徴とするマルチプロセツサ・コンピユータ
システム。

１１ 請求範囲第７項において、上記構成適応手
段は上記構成情報を転送するための構成バス（７
０３ 第２３図）を含むもので、そのバスは上記
構成適応手段から電気的に絶縁されている（７２
２ 第２４図）ことを特徴とするマルチプロセツ
サ・コンピユータシステム。

１２ 請求範囲第７項において、上記構成適応手
段は該マルチプロセツサ・コンピユータシステム
における動作状態を監視し欠陥を検出するために
該マルチプロセツサ・コンピユータシステムに広
く分布された検出手段からの情報に対する入力手
段（７２７ 第２４図）を備え、この入力手段
は、上記構成適応手段（７２１ 第２４図）およ
び構成バス（７０３ 第２３図）を介して、動作
状態と欠陥を監視しそれに応えて再構成情報を生
成するための構成制御プロセツサ７０１にアクセ
ス可能であることを特徴とするマルチプロセツ
サ・コンピユータシステム。

１３ 請求範囲第１２項において、監視される条
件は該マルチプロセツサ・コンピユータシステム
の少なくとも１つの部分で電圧、電流および温度
を含むことを特徴とするマルチプロセツサ・コン
ピユータシステム。

１４ 請求範囲第７項において、さらに上記構成
バス（７０３ 第２３図）に接続されたバツクア
ツプコントローラ７０４を備え、上記構成バスは
上記構成制御処理手段７０１と上記バツクアツプ
コントローラ７０４に個別に接続された冗長な経
路を有し、上記構成制御処理手段からの異常フア
ンクシヨンに応えて交互に上記経路の１つを許可
し他の経路を禁止するスイツチング手段７０９，
７１０を有することを特徴とするマルチプロセツ
サ・コンピユータシステム。

１５ 請求範囲第１４項において、上記バツクア
ツプコントローラ（７０４ 第２３図）は人手で
セツトできる複数の手動設定スイツチ７１３を備
え、そのスイツチの位置が該マルチプロセツサ・
コンピユータシステムの上記構成情報を現す予め
定められた構成を定義するものであり、そして上
記スイツチの位置を走査して構成バスの許可され
た経路を通つて対応する構成情報を転送するため
の走査手段を備えることを特徴とするマルチプロ
セツサ・コンピユータシステム。

１６ 請求範囲第１４項において、上記バツクア
ツプコントローラは、上記スイツチング手段に優
先して人手でセツトできるスイツチ（７１１ 第
２３図）を備えることを特徴とするマルチプロセ
ツサ・コンピユータシステム。

１７ 請求範囲第７項において、複数の上記周辺
機器制御手段（＃１−＃Ｎ＋１ 第２１図）は、
区画化された共通のメモリ手段の１つの区画に
夫々アドレスするために設けられており、夫々の
メモリ区画は個別に、かつオペレーテイブに上記
少なくとも１つの中央処理装置系のバス手段に接
続されており、さらに、該マルチプロセツサ・コ
ンピユータシステムは、 (a) 複数のスイツチオーバモデユール（６１０
第２１図）を備え、このスイツチオーバモデユ
ールの数は上記周辺機器制御手段６０７の数よ
り１つ少なく、かつ上記複数のスイツチオーバ
モデユールの各々は上記構成適応手段６０９の
対応する１つによつて制御され、 (b) スイツチオーバモデユール６１０が第１の位
置にあるときにこのスイツチオーバモデユール
を介して上記多数の周辺機器制御手段６０７に
１つの周辺機器を除いて夫々接続される、複数
の周辺機器を備え、 (c) スイツチオーバモデユールが第２の位置にあ
るとき、このスイツチオーバモデユールを介し
て上記１つの周辺機器が接続される予備の周辺
機器制御手段（Ｎ＋１）を備える、 ことを特徴とするマルチプロセツサ・コンピユー
タシステム。

１８ 複数の中央処理装置系Ｎ，Ｐ，Ｒを備え、
この複数の中央処理装置系の夫々は、 (a) 命令に応じてデータを処理し、アドレスソー
ス情報を生成する手段を有する複数の中央処理
ユニツト（１ 第２図）と、 (b) 少なくとも第１メモリ領域２および第２のメ
モリ領域３−５を有してデータを蓄積するメモ
リ手段と、 (c) データの転送および記憶のためのアドレスソ
ース情報を生成する上記複数の中央処理ユニツ
ト以外の複数のアドレスソース機器（１６，１
７，１８等）と、 (d) 上記複数の中央処理ユニツト１および上記メ
モリ手段の第１のメモリ領域２間を結合して第
１のメモリ経路を形成する第１のバス手段６
と、 (e) 上記複数のアドレスソース機器１６，１７，
１８および上記メモリ手段の第１のメモリ領域
２間を結合して第２のメモリ経路７を形成し上
記アドレスソース機器が上記メモリ手段の第１
のメモリ領域２に上記中央処理ユニツト１とコ
ンテンシヨンなしにアクセスすることを許可
し、上記中央処理ユニツトの少なくとも１つお
よび上記アドレスソース機器の少なくとも１つ
と上記メモリ手段の第２のメモリ領域３−５と
を結合して第３の拡張経路８を形成し上記中央
処理ユニツトおよび上記アドレスソース機器が
上記メモリ手段の第２のメモリ領域３−５にア
クセスするとき相互間のコンテンシヨンを減少
するのに効果的である第２のバス手段７，８
と、 (f) 当該中央処理装置系のデータを上記複数の中
央処理装置系の選択された１つのメモリ手段に
若しくはメモリ手段から転送するため上記第２
のバス手段７に接続されているメモリ間リンク
アダプタ手段１９，２０と、 (g) 当該中央処理装置系内および外部の中央処理
装置系内の夫々のメモリ手段２−５間のコンテ
ンシヨンを減少させるために、上記メモリ間リ
ンクアダプタ手段１９，２０を介してデータの
外部との転送を制御するアドレスソース情報を
生成する生成器と協働するDMAインターフエ
ース制御手段１７，１８と、 を備えることを特徴とするマルチプロセツサ・コ
ンピユータシステム。

１９ 請求範囲第１８項において、複数の中央処
理装置系を含み、夫々のリンクアダプタを介して
夫々のメモリ手段内でデータを転送するために上
記複数の中央処理装置系がそれに接続されている
メモリ間通信網を含み、上記複数の中央処理装置
系の少なくとも２つの特定の中央処理装置系が上
記DMAインターフエース制御手段によつて制御
されたデータストリームの形式でデータを転送す
るものを含み、そして上記特定の中央処理装置系
の１つのメモリ間リンクアダプタ手段の夫々の１
つが特定のデータストリームにのみ設定されてい
る送信バツフアを含み、そして他の特定の中央処
理装置系の他の夫々のメモリ間リンクアダプタ手
段が上記データストリームを受信するのみに設定
されている受信バツフアを含むことを特徴とする
マルチプロセツサ・コンピユータシステム。

２０ 請求範囲第１９項において、夫々の中央処
理装置系の上記DMAインターフエース制御手段
（３５２ 第１２図）が、 (a) データ転送要求によつて特定されたデータス
トリームを設定するために、上記中央処理装置
系の１つから他の１つに上記メモリ間通信網３
７０を介して送信された要求信号に対して発生
し応答する手段３４１，３４２と、 (b) 夫々の中央処理装置系に割り込むための夫々
の要求信号に応え、上記データストリームによ
つて転送されるデータの記憶のための自由なメ
モリ空間を含んでいる伝達パラメータを定義す
るストリームデスクリプタを生成する割り込み
手段３４８と、 (c) 複数のアクテイブストリームデスクリプタ３
７３を含むために上記DMAインターフエース
制御手段と結合されているローカル制御メモリ
３４３と、 (d) 上記ローカル制御メモリに含まれた多数のス
トリームデスクリプタによつて定義されたパラ
メータと一致してデータの転送をインターリー
ブするためのインターリーブ手段３７２と、 から成ることを特徴とするマルチプロセツサ・コ
ンピユータシステム。

２１ 請求範囲第２０項において、上記割り込み
手段３４８はデータストリームの転送の終結に応
じるもので、夫々の中央処理装置系に割り込ん
で、上記ローカル制御メモリ３４３に含まれてい
る関係したストリームデスクリプタを削除し、そ
れによつてストリームデスクリプタと一緒に割り
つけられた空間を解放することを特徴とするマル
チプロセツサ・コンピユータシステム。

２２ 請求範囲第１９項において、上記DMAイ
ンターフエース制御手段（３５２ 第１２図）
は、さらに上記メモリ間通信網に、ソースとして
特定されている夫々のメモリ手段の夫々のバツフ
アから各伝送されたデータストリームの転送され
る割合を制御するためのスピード制御手段を備
え、それによつてメモリ間通信網への他のデータ
ストリームとは無関係にまた中央処理手段とは無
関係に上記データストリームの夫々の特定の転送
割合を確保していることを特徴とするマルチプロ
セツサ・コンピユータシステム。

２３ 請求範囲第２２項において、上記スピード
制御手段は、 (a) メモリ（３７２ 第１２図）を備え、それは
各データストリームが転送されるためのエント
リを定義するアドレス配置を含み、それらのエ
ントリは特定のデータ転送割合に従つてグルー
プで命令されるものであり、 (b) 走査手段を備え、それらは１つのデータ転送
グループにある上記エントリを引き続くデータ
転送割合のグループにあるエントリの倍の割合
で走査するためのもので、そこでは上記走査手
段が特定の時間周期内に最高のデータ転送割合
のグループにある各エントリの規定数の走査を
遂行し、 (c) 上記走査手段によつてアクセスされる各エン
トリがデータストリームの部分である１つのデ
ータブロツクの転送を開始するために利用さ
れ、上記DMAインターフエース制御手段によ
つて規定されている ことを特徴とするマルチプロセツサ・コンピユー
タシステム。

２４ 複数の中央処理装置系を備え、この複数の
中央処理装置系の夫々は、 (a) 命令に応じてデータを処理する手段とアドレ
スソース情報を生成する手段とを備える少なく
とも１つの中央処理ユニツトと、データを記憶
するメモリ手段と、上記メモリ手段と当該中央
処理ユニツトを接続するバス手段と、当該中央
処理ユニツトに加えて当該中央処理ユニツトの
介在なしに上記バス手段上でそれらの間のデー
タ転送を制御するための手段を含む１つまたは
それ以上のアドレスソース機器とを有し、 (b) 一群のＮ＋１個の周辺処理装置（６０７ 第
２１図）を備え、この一群の周辺処理装置のそ
れぞれは、上記メモリ手段内の対応するメモリ
区画６０８のみをアドレス指定して後述する周
辺機器との間のデータ転送を制御するために設
けられ、上記メモリ区画６０８のそれぞれは上
記バス手段６０１，６０２にオペレーテイブに
接続されており、上記Ｎ＋１個の周辺処理装置
６０７のうちの第Ｎ＋１番目の周辺処理装置お
よび対応するメモリ区画は他のＮ個の周辺処理
装置およびメモリ区画の共通予備用に設けられ
ており、 (c) 上記Ｎ＋１個の周辺処理装置の１つの欠陥を
検出する手段を備え、 (d) 複数Ｎ個の切換モジユール６１０を備え、こ
の切換モジユールの夫々は、上記Ｎ＋１個の周
辺処理装置のうちの上記共通予備用の第Ｎ＋１
番目の周辺処理装置を除く他のＮ個の周辺処理
装置に対応して設けられており、上記欠陥検出
手段に応じて切り換えられる第１および第２の
切換位置を有し、 (e) 複数の周辺機器を備え、この複数の周辺機器
の夫々は、対応する上記切換モジユール６１０
が上記第１の切換位置に切り換えられていると
きはその切換モジユールを介して対応する上記
周辺処理装置６０７に接続され、上記対応する
切換モジユールが上記第２の切換位置に切り換
えられているときはその切換モジユールを介し
て上記第Ｎ＋１番目の共通予備用周辺処理装置 に接続されることを特徴とするマルチプロセツ
サ・コンピユータシステム。

２５ 請求範囲第２４項において、上記メモリ手
段の各メモリ区画はオペレーテイブに制御された
第１のバスセパレータを介してバス手段に接続さ
れ、そしてそこでは上記メモリ区画の１つまたは
それ以上がさらにオペレーテイブに制御された第
２のバスセパレータを介して他の中央処理装置系
の上記バス手段に接続されていることを特徴とす
るマルチプロセツサ・コンピユータシステム。

２６ 少なくとも２つの中央処理装置系のメモリ
間で冗長な通信とデータの転送を行うメモリ間通
信システムを備えるマルチプロセツサ・コンピユ
ータシステムであつて、上記各中央処理装置系は
命令に応じてデータを処理するための少なくとも
１つの中央処理ユニツトとプログラムおよびデー
タを記憶するためのメモリ手段とを持つものであ
り、この中央処理装置系は、 (a) 夫々の該中央処理装置系の夫々のメモリの部
分を接続するための複数のメモリ間リンク手段
を備え、各メモリ間リンクは少なくとも２つの
ケーブル（３０１，３０２ 第９図）、各中央
処理装置系の夫々のメモリ手段をインターフエ
ースするための複数のリンクアダプタ（０−９
第９図）を含み、各リンクアダプタは上記メ
モリ間リンク３０１，３０２の１つに結合する
ための一対のタツピング手段を有し、１つの
夫々のタツプは夫々のメモリ間リンクの１つの
ケーブルに結合されていて、各リンクアダプタ
は受信バツフア（３１６ 第１０図）と送信バ
ツフア３１７を含み、この送信バツフアはデー
タが送信バツフアに現在記憶されているときに
はビジー状態を表示する手段３１９とデータが
メモリ間リンクに転送されたときには空き状態
を表示する手段３１９とを含み、そしてそこで
は各リンクアダプタは複数のリンクアダプタに
共通なメモリ間リンクの使用を裁定するために
有効な裁定制御手段（第１１図）を有し、 (b) DMAインターフエース制御手段（３５２
第１２図）を備え、夫々の中央処理装置系内の
中央処理ユニツトによつて始動され、その手段
は選択されたリンクアダプタ３６１とメモリ間
リンク３０１，３０２によつて多数のデータブ
ロツクを行き先中央処理装置系として定義され
ている予め選択された中央処理装置系に該夫々
の中央処理装置系と該予め選択された中央処理
装置系の中央処理ユニツトと干渉することなし
にオペレーテイブに接続し転送するためのもの
であり、該DMAインターフエース制御手段３
５２は上記多数のデータブロツクをリンクアダ
プタの選択された空き送信バツフア３１７に転
送する手段を有し、該DMAインターフエース
制御手段は行き先中央処理装置系の対応するリ
ンクアダプタに第１のメモリ間リンクアダプタ
によつてオペレーテイブに接続されており、異
なつたメモリ間リンクによつて上記行き先中央
処理装置系にオペレーテイブに接続されている
リンクアダプタの他の空き送信バツフアを繰り
返し選択するのに有効な手段を持つものであつ
て、決められた数のデータブロツクが予め決め
られた時間内に有効に受信されたことを表示す
る確認メツセージが、データブロツクの選択さ
れた送信バツフアへの転送後、行き先中央処理
装置系のDMAインターフエース制御手段から
受信されるまでそれらはオペレーテイブに接続
されている ことを特徴とするマルチプロセツサ・コンピユー
タシステム。

２７ 請求範囲第２６項において、夫々のリンク
アダプタに接続された各メモリ間リンク（第９
図）は裁定制御手段（第１１図）、転送経路と応
答経路を定義する各メモリ間リンクにある夫々の
ケーブル（３０１，３０２ 第９図）を含み、上
記裁定制御手段は、 (a) 検出手段を備え、それは夫々のメモリ間リン
クの転送経路（データ線 第１０図）がアイド
ル（線路休閑 第１１図）である時にアイドル
信号を発生するためのものであり、 (b) 遅延手段（３３９ 第１１図）を備え、それ
はビジー表示手段によつて夫々の送信バツフア
（３１７ 第１０図）がビジーであるときに、
該遅延手段は各アイドル信号の発生後、仮の任
意の時間内上記転送経路上を上記送信バツフア
からの転送を始めることでアイドル信号に応え
るものであり、 (c) 応答手段３１４，３２０，３１２を備え、そ
れは夫々の転送経路を介して他のリンクアダプ
タからの受信データを対応する応答経路（応答
線）を介して他のリンクアダプタに戻すために
有効なものであり、 (d) 比較手段３２６を備え、それは応答経路を介
して受信されたデータと対応する転送経路によ
つて送信バツフア３１７から送信されたデータ
を比較するためのものであり、そして比較され
たデータが等しくないならば、データの転送を
遮断し、そして比較されたデータが等しけれ
ば、上記遅延手段３３９を禁止するために有効
なものである ことを特徴とするマルチプロセツサ・コンピユー
タシステム。

２８ 請求範囲第２７項において、上記応答手段
３１４，３２０，３１２が対応する転送経路を介
して他のリンクアダプタ経路から受信されたデー
タを対応する応答経路を介して、もし上記応答手
段に対応する受信バツフア３１６がデータ受信の
準備をしているならば、対応する応答経路を介し
て他のリンクアダプタに戻すものであることを特
徴とするマルチプロセツサ・コンピユータシステ
ム。

２９ 請求範囲第２７項において、上記転送経路
と応答経路が上記メモリ間リンク上で順次ビツト
伝送のための夫々のケーブル３０１，３０２に対
応していることを特徴とするマルチプロセツサ・
コンピユータシステム。

３０ 請求範囲第２６項において、上記各リンク
アダプタ（３６１ 第１２図）はメモリ間リンク
上の信号を電気的に検知するが、しかし、そうで
ない場合は該メモリ間通信システムから成るメモ
リ間リンク３７０から電気的にも機械的にも隔離
されているものであることを特徴とするマルチプ
ロセツサ・コンピユータシステム。

発明の背景 本発明はマルチプロセツサ形コンピユータシス
テム、特に現在および将来における非常に大形の
データ処理装置に対する必要性を満たす前例のな
い接続能力、処理能力、および拡張能力を有する
多重処理機能を含む応用を目的とするオンライ
ン、大容量、業務処理、および通信向けの計算処
理に用いるマルチプロセツサ・コンピユータシス
テムに関する。

このようなシステムは大容量のデータを高速で
オンライン処理するために必要である。その一例
は自動クレジツトカード・システムあるいは電気
通信データの処理であり、そこでは非常に大容量
のデータが高速でシステムに受信され、分類、前
処理、記録、処理その他が行われる。

これらのデータ処理に対する必要性に加えてデ
ータ処理システムは障害の補償に対する特別の要
求を満たさなければならない。

従来から用いられている障害対策として、多数
のプロセツサ・モジユールが共同して処理業務を
行い、故障したモジユールの処理機能を他のモジ
ユールが一時的に代行できるようにすることが行
われている。多数のプロセツサ・モジユールを結
合する公知の技術にはいくつかの重大な欠点があ
る。

第１の従来技術によれば、複数の（一般には２
台だけ）汎用コンピユータが共有メモリーを介し
て結合される。この方式にはメモリーの誤動作に
よりシステム全体が不能となり、更に複数のコン
ピユータが同時に共有メモリーを介した連絡を要
求した場合に生ずる接続の問題を解決するのが難
かしいという欠点がある。

他の従来技術によれば、複数のミニコンピユー
タがそれぞれの入出力チヤンネルを介して結合さ
れる。この方式ではデータ伝送が比較的低速とな
り、即ち伝送帯域幅が狭く、同時にミニコンピユ
ータは元来この分野のために設計されていないた
めに結合のためのハードウエアが比較的高価とな
る。従つてこの従来技術は技術的問題の解決には
ならず、更にオペレーテイング・システムについ
ても同様である。

更に別の従来技術によれば、複数のプロセツ
サ・モジユールが特別のバス制御装置により制御
されるプロセツサ間バスを介して結合されてマル
チプロセツサ・システムを構成する。各々の公知
のプロセツサ・モジユールはメモリーに連絡し、
入出力チヤンネルと動作上接続された中央処理装
置を有する。１台の機器制御装置を多数のプロセ
ツサ・モジユールの入出力チヤンネルに接続する
こともできる。

後者の従来技術も上記の欠点の一部をまぬがれ
ない。第１に共有のプロセツサ間バスに結合でき
るプロセツサ・モジユールの台数には帯域幅の問
題による制限があり、その問題は冗長なハードウ
エアを有するマルチプロセツサ・システムにより
のみ解決できるが、そのようなハードウエアは有
効に活用されず、その動作時間のために伝送能力
が低下する。更に接続能力、即ちシステムが高速
に大容量のデータを受信する能力が低下する。そ
の理由は入出力チヤンネルが中央処理装置（以下
CPUと略す）とメモリーを共有しなければなら
ず、このことはシステムの処理能力を低下させ、
またCPUがメモリーとプロセツサ間バスの間の
データ転送に使われることにより更に処理能力が
低下するためである。この従来技術は特に障害の
補償に関するものであるが、機器制御装置が誤動
作すれば全ての関連周辺装置が動作不能になると
いう欠点を持つている。この欠点は現在の形式の
機器制御装置が全システムの主要な部分を構成す
ることから重大である。

結論として、従来技術の問題はより大きな接続
能力および処理能力の必要性が実現した時に生じ
たと言わなければならない。その理由は障害の補
償が必要条件として直ちに現われ、それは上記の
ように多数のプロセツサ・モジユールの協力を必
要とするからである。従来技術では障害補償の努
力が、拡張能力がほとんど知られない概念である
ように接続能力と処理能力の犠牲のもとに行われ
た。CPU系の数は従来技術では知られず且つ不
可能であつた程に増やすことができ、このことは
特に多重処理装置系の相互接続のための多重転送
線路の帯域幅制限を必然的に伴う。

本発明の目的は障害に対して補償し接続能力、
処理能力、および拡張能力に対して個別に大きな
改良を加え、その場合一方の効果が残りの２つの
効果を著るしく損わずに改良されたマルチプロセ
ツサ・コンピユータシステムを提供することであ
る。

本発明の他の目的は接続能力を改善する障害補
償の入出力機構を提供することである。

本発明の更に別の目的は障害補償形システムに
おける処理能力を改善するマルチプロセツサ・ユ
ニツト・モジユールを提供することである。

本発明の更に別の目的は拡張能力を改善する障
害補償形メモリー間通信網を提供することであ
る。

発明の要約 本発明のマルチプロセツサ・コンピユータシス
テムはメモリー間通信網を介して相互接続された
複数のCPU系を有する。

本発明によるCPU系は単一のバス機構、メモ
リーおよび直接メモリーアクセス（以下DMAと
略す）手段を含む中核を中心に構築され、この中
核は多重処理動作において互にほぼ独立に機能す
る３つの衛星システムと協力するように設計され
る。これらの衛星システムは複数の機器制御装
置、複数のCPUおよび複数のメモリー間通信路
を有し、これらは総合してメモリー間通信網と呼
ばれる。

処理能力は競合の理由でCPUの台数に対し直
線的には増加しないが、CPUの台数が増える場
合に後述する手段を用いることにより処理能力は
著るしく向上する。

本発明によれば、各CPU系内のメモリーは多
数の部分に分割され、少なくとも一部は２つ以上
のCPU系で共有されて特に障害補償の動作を行
う。更に重要なことは、そのような共有メモリー
部分または他のメモリー部分は１つまたはそれ以
上の周辺制御装置から直接番地呼出しすることが
でき、それにより無類の接続能力が得られる。

拡張能力はメモリー間通信網によつて得られ、
この通信網はメモリーバス手段とCPU系の間に
確立された接続の必要帯域幅に応じて他のCPU
系の組合せに広く分岐させることができる。

メモリー間通信網によりもたらされる多くの可
能性は、CPU、周辺機器制御装置および直接メ
モリーアクセス手段を含むアドレス源（アドレ
ス・ソーシング）機器がメモリーバス手段に結合
されて上記中核内のデータ転送が可能な限り互に
独立に行われる時に初めて最大の価値をもたら
す。

本発明によるマルチプロセツサ・コンピユータ
システムの拡張は良く知られる帯域幅の問題を生
じない。その理由はメモリー間通信網を構成する
メモリー間リンクは全てのCPU系に接続される
必要がなく、必要帯域幅に対応する可変の長さに
分割しても良いためである。

本発明のマルチプロセツサ・コンピユータシス
テムにおける重要な装置はシステム全体を監視す
るシステム構成制御手段である。この手段の任務
の１つはメモリーの部分群を１つのCPU系に与
えたり、多数のCPU系に分割して与えることで
ある。

システム構成制御手段は実際のCPU系内に含
めて上記のメモリー間通信網に接続しても良く、
あるいは上記メモリー間通信網やメモリーバス手
段から分離しても良い。

システム構成制御手段の他の機能はマルチプロ
セツサ・コンピユータシステムのプリント板モジ
ユールの電圧、電流、および温度の状態を監視
し、その結果例えばメモリー間通信網、あるいは
１つまたはそれ以のCPU系の全てのあるいは一
部のデータ伝送を許可したり禁止したりする。上
記のマルチプロセツサ・コンピユータシステムの
監視は、障害補償形コンピユータのモジユールの
障害率が増加して障害補償の環境条件が厳しくな
つた時に特に重要である。付加的な安全対策とし
てバツクアツプ制御手段が設けられ、マルチプロ
セツサ・コンピユータシステムをシステム構成制
御手段内に生ずる誤動作から保護する。

更に本発明のマルチプロセツサ・システムを保
護するために、少なくともシステム構成制御手段
と該手段により制御されるメモリーの可動部分は
少なくとも２個所の独立な電源から電源組合せ回
路を介して電源が供給される。

前記のようにDMA制御装置が設けられ、CPU
により起動されることによつてデータをCPU系
のメモリーのある個所から他の個所へ転送する。
注意すべきことは、二三の特権的命令を除き、全
てのデータ伝送はCPU系内の全てのデータ転送
を管理するメモリーマツプ手段を介して行われ
る。

本発明によれば、メモリー間通信網を介して２
つの指定されたCPU系のメモリー間でデータを
転送するためにDMA制御手段が設けられ、指定
されたCPU系の一方方はそのデータ転送専用の
送信バツフアを有し、他方のCPU系は該データ
転送専用の受信バツフアを有する。

本発明によれば、これらのバツフアは専用に割
付けられたメモリー空間を定義するいわゆるデー
タストリーム記述子と共に確立され、この記述子
は要求されたデータ転送が終了した時に抹消さ
れ、それにより記述子と共に割付けられたメモリ
ー空間を解放する。記述子は上記DMA制御装置
内にある記述子確立要求の受付け手段、CPUに
割込みをかける割込手段、およびDMA制御装置
用の制御メモリーとを含む手段により確立され
る。

更に上記のDMA制御手段は源（ソース）とし
て指定されたメモリー内のバツフアからメモリー
間通信網へ出る各データ転送ストリームの転送速
度を制御する速度制御手段を有し、それによりメ
モリー間通信網への各データ転送の速度を互に独
立に且つCPUからも独立にする。

本発明の別の概念によれば、CPU系はメモリ
ー手段の小部分だけを番地呼出しすることができ
る少なくとも１群の周辺処理装置を有し、各小部
分は個別にメモリーバス手段に接続され、周辺処
理装置の１台が常時切換モジユールを介して周辺
機器に接続されて故障の周辺処理装置の仕事を代
行するバツクアツプ装置となり、それによりＮ＋
１の冗長度を確保する。

メモリーに接続されたバスの競合を減らし、マ
ルチプロセツサ・モジユール内の複数のCPUに
共有される上記手段はキヤツシユメモリーを有
し、このキヤツシユメモリーはもしメモリー内の
場所の内容のコピーがキヤツシユメモリー内に存
在すれば、そのキヤツシユメモリーが所属する
CPUがメモリーのその場所を呼出すことを禁止
する。

本発明のCPU系のバス機構は３本のデータ通
路を有し、メモリーバス手段はCPUを第１の通
路を介し、またCPU以外のアドレス源機器を第
２の通路を介してメモリーの第１の部分に接続
し、該CPUおよび上記他のアドレス源機器をそ
れぞれ第１通路および第２通路ならびに共通の第
３通路を介して該メモリーの残りの第２の部分に
接続する。上記第１および第２通路により、
CPUおよび他のアドレス源機器が互に競合する
ことなくメモリーの第１の部分を呼出すことがで
き、更にメモリーの第２の部分を呼出す際の競合
が軽減される。

CPU系をメモリー間通信網に接続するリンク
アダプタは本発明によれば送信バツフアーが使用
の時はメモリー間通信網の使用順位を自動的に割
当てる。更にリンクアダプタと協力するDMA手
段が自動的にリンクアダプタの空き送信バツフア
をうめる。それによりメモリー間通信網を介する
CPU系間のデータ転送がCPUの介在なしに行わ
れる。

本発明の他目は以下の説明、特許請求の範囲、
および添付図面より明らかとなろう。図面は本発
明の原理と、原理を適用する上での当面最適と思
われる実施例を例示するものである。同等の原理
を実施する他の実施例や構成上の改変は本発明の
範囲内で本技術分野の熟達者により可能である。

【図面の簡単な説明】

第１図は本発明のマルチプロセツサ・コンピユ
ータシステム全体の実施例を示すブロツク図であ
り、メモリー間通信網により相互接続された複数
のCPU系を示す。

第２図は第１図中のCPU系を詳細に示すブロ
ツク図である。

第３図はマルチプロセツサ・コンピユータシス
テムの一部であり、本発明のメモリー間通信網の
構成の一実施例を示す。

第４図は本発明のメモリー間通信網の他の実施
例を示す。

第５図は本発明によるマルチプロセツサ・モジ
ユールの一実施例のブロツク図であり、第２図の
CPU系の詳細をも示すものである。

第６図は第５図中のキヤツシユメモリーを含む
マルチプロセツサ・モジユールの処理能力の向上
を示す線図である。

第７図はキヤツシユメモリーの原理を示す図表
である。

第８図は第５図中のキヤツシユメモリーの機能
の説明に関する詳細なブロツク図である。

第９図は１つのメモリー間通信リンクの複数の
メモリー間リンクアダプタへの接続を示す結合方
式図である。

第１０図は第９図中のメモリー間リンクアダプ
タの詳細を示すブロツク図である。

第１１図は第１０図中の送信状態制御装置に含
まれる送信タイマ回路を示すブロツク図、および
本発明のバス割当手段を良くするための図表であ
る。

第１２図は第２図中のDMAインターフエース
制御装置の詳細なブロツク図であり、本発明によ
るストリーム記述子を確立するのに必要な制御メ
モリーと割込制御装置を示す。

第１３図はメモリー間通信網を介して伝送され
るデータおよび信号ブロツクの好適なフオーマツ
トを示す。

第１４図は第１２図中の制御メモリーの詳細な
図表であり、ストリーム記述子の確立を部分的に
例示し、データの転送を促進して本発明のメモリ
ー間通信網を有効利用するための制御処理を部分
的に例示する。

第１５図は第１４図と関連してデータストリー
ムの流れを包括的に示す図である。

第１６図はメモリーマツプによりアドレス源機
器の128Kワードの論理アドレス空間をCPU内の
物理的メモリーの16Mワードのアドレス空間へ変
換する様子を示す図である。

第１７図はCPUの各アドレス源機器に１対の
個有のアドレスセグメントを与えるセグメント
RAMおよび機器のの論理アドレス空間から物理
アドレス空間への変換を定着するマツプ変換メモ
リーの機能を示す図である。

第１８図はメモリーマツプによるアドレス変換
によらずにCPU系のメモリーマツプ、制御メモ
リー、および制御・状況レジスタを設定する特権
的読書きの各種経路を示すブロツク図である。

第１９図はCPU内のメモリーマツプによるデ
ータ転送の各種経路を示すブロツク図である。

第２０図はメモリーマツプ、割込前処理装置、
およびメモリー内DMA制御装置を示す詳細な機
能ブロツク図である。

第２１図はＮ＋１の冗長度で構成された各周辺
処理装置に対して小分化された２つのCPU系の
メモリーの共通部分を示すブロツク図である。

第２２図は第２１図中の１つの小分化メモリー
部分およびその付属要素を示すブロツク図であ
る。

第２３図は複数のクレート（crate）構成アダ
プタに接続された本発明による構成制御装置の一
実施例を示すブロツク図である。

第２４図は第２３図中のクレート構成アダプタ
の結合関係を示すブロツク図である。

第１図は本発明のマルチプロセツサ・コンピユ
ータシステムの一実施例を示す。同図は個別に枠
で囲んだ１〜Ｎの番号を付けたCPU系を示し、
各系は略示するメモリー間通信網に接続されてい
る。各CPU系のバス手段はリンクアダプタおよ
びDMA制御装置を介してメモリー間通信網に接
続されている。CPU系の詳細な構成例が第２図
に示されるが、システム構成の主要な特徴を初め
に第１図により説明する。本質的概念として各
CPU系のメモリーは部分に分割され、その内少
なくともいくつかのメモリー部分は２つまたはそ
れ以上のCPU系の間で共通である。これは第１
図のメモリー５で示され、後述する手段によりメ
モリー５を枠に含める２つののCPU系の一方に
機能的に接続することができる。メモリー５は３
つのポートを有し、その内第３のポートは多数の
通信線とメモリー５の間の直接接続を制御する機
器制御装置１５に接続されている。それにより通
信データはメモリー５に直接入力することがで
き、また一方または他方のCPU系からそれぞれ
の負荷に応じてアクセスすることができ、更に一
方の系が故障した場合は他方の系が全てのデータ
伝送を代行することができる。これらのデータ伝
送はCPU系内のCPUに負担をかけずに行うこと
ができ、更に重要なことに本発明のシステムでは
メモリー５に入力したデータをメモリー間通信網
を介して他のCPU系内のメモリー部分にその
CPUに負担をかけずに転送することができる。
もし後者のメモリー部分も機器制御装置に直接接
続されていれば、そのメモリー部分からデータを
読取ることが容易にできる。可能な機器制御装置
の台数は非常に多く、データ転送がCPUの介入
なしに行われるためにバス線上の情報密度は非常
に高くなり得るため、マルチプロセツサ・コンピ
ユータシステムが今日すでに必要とされる程度に
拡張されるとメモリー間通信網に要求される帯域
幅は公知の方法では満たすことができない。従つ
て本発明の他の特徴はこのシステムがいかなる要
求にも応じて拡張できるようにメモリー間通信網
を設計することである。これについては第３図と
第４図に示すメモリー間通信網の例によつて後に
説明する。

第２図はCPU系の主要構造の一例を詳細に示
す。本発明のシステムがいかにしてぼう大な量の
データを伝送することができるかを前に説明した
が、このことは各CPU系内のCPUがそれに見合
う速さでデータを処理することを必要とする。そ
のためにCPU系は複数、例えば５台のCPU１を
有し、それらはＰバス６を介してCPU系内のメ
モリー部分２を直接番地呼出しすることができ
る。それによりCPU１はＣバス７およびメモリ
ー拡張バス８の動作とは独立にメモリー２を直接
呼出すことができる。更にCPUの効率を高める
ために各CPUにはキヤツシユメモリーが設けら
れ、それによりCPUとメモリー２の間で必要な
通信が著るしく低減される。

前記の各CPU系のメモリーの分割が第２図に
示される。即ちメモリー２は一般にCPU系の全
メモリーの小部分に過ぎず、これに加えてメモリ
ー３，４，５が設けられている。メモリー５は付
属の機器制御装置１５と共に第１図にも示され、
メモリー４にも例えばプリンターを制御する機器
制御装置が直接接続され、メモリー３は単に全体
のメモリー容量を増すために用いられる。DMA
制御装置１３はこれらのメモリー部分の間のデー
タ伝送を制御する。注目すべきは少なくともメモ
リー部分２は２つのポートを有し、それにより
CPUの介在なしでメモリー部分２と例えばメモ
リー部分５のでデータを伝送することができる。
参照番号９，１０，１１はバス駆動回路であり、
これらはデータ伝送の流れの変更に応じてバス
６，７，８を分離する。これらのバス分離器９，
１０，１１は公知の方法で制御されるものであ
り、詳しい説明を省く。注目すべきは、二三の特
権的命令を除きバス６，７，８を経由する全ての
データ伝送はCPU系の全てのデータ伝送を監視
するメモリーマツプ・モジユール１２を介して行
われる。多くのデータ転送は割込制御で行われ、
このデータは割込前処理装置１４により前処理さ
れる。これまでに述べた各装置については後に詳
述する。

Ｃバス７も原則的には例えば制御装置１６を介
して周辺機器に接続しても良いが、好適には
CPU系内のメモリー部分と第２図に示されるメ
モリー間通信リンクを介して他のCPU系のメモ
リー部分の間の直接データ信のためのメモリーバ
ス手段として用いられる。本発明のマルチプロセ
ツサ・コンピユータシステム内の全てのメモリー
間通信リンクは第１図に略示するメモリー間通信
網を構成する。バス７とメモリー間通信リンクの
間の接続は複数のDMAインターフエース制御装
置を介して行われ、これらの内の２台の制御装置
１７，１８が第２図に示される。図示するように
各制御装置は複数のアダプタに接続され、即ちア
ダプタ１９，２０は制御装置１７に接続され、各
アダプタはそれぞれのメモリー間リンク２１，２
２に接続されている。実施例として、Ｃバス７は
１７，１８等の合計４台の制御装置に接続され、
各制御装置は１９，２０等の合計32台のアダプタ
に接続される。明瞭にするため制御装置１７に付
属するメモリー間リンクをＡ群とする。（第１図
の記号Ａ，Ｂを参照）但しこのことは本発明の範
囲を限定するものではなく、例えばＡ群のメモリ
ー間リンクが他のCPU系の第１の組合せまで伸
長しＡ群の他のメモリー間リンクが他のCPU系
の他の組合せまで伸長することもある。メモリー
間通信網の具体例を第３図と第４図により説明す
る。

第３図はマルチプロセツサ・コンピユータシス
テムの９つのCPU系を略示し、システムは図示
する構造に基づいて拡張することができる。
CPU系はＮ，Ｐ，Ｒと呼ぶ列の上に配列され、
各列は主としてそれぞれのメモリー間通信網リン
ク群Ｎ１，Ｐ１，Ｒ１に接続されている。このこ
とは各リンク群がそれぞれのCPU系列内のリン
クアダプタの大部分を占有することを意味する。
残りの比較的少数の情報は第３図に示す垂直のメ
モリー間通信リンクに割当てられる。

第３図に略示するメモリー間通信網は特に大量
のデータ処理に有効であるが、これを有界のデー
タ処理区画に分割することができる。可能な例と
して、高密度のデータがCPU系列N1，Ｎ＋１…
…に到来し、データ処理の第１の部分がメモリー
間通信リンク群NLを用いてＮ列で行われて中間
結果を生ずる。中間結果の規模は初めに受信した
データ信号の規模より十分に小さく、そのため中
間結果はＮ列から垂直のメモリー間通信リンクを
介して比較的帯域幅が狭いＰ列のCPU系へ容易
に転送することができる。次に中間結果はリンク
群PLを用いるＰ列のCPU系の中で新たな処理を
受ける。このような処理はＲ列のCPU系まで継
続して行われ、あるいは必要により更に続行され
る。

第３図により説明した本発明のメモリー間通信
網の例は、全てのCPU系が全てに共通な１つま
たはそれ以上の通信バスに接続された従来技術に
対し明白な利点を有する。そのような通信バスの
帯域幅の問題は克服し難いものであつたが、本発
明によつて解決された。即ち第３図に例示するマ
ルチプロセツサ・コンピユータシステムは本来デ
ータ送信における帯域幅の問題により可能でない
範囲まで拡張することができる。

第３図に示すメモリー間通信網は障害に対して
有効である。例えばもしCPU系Ｎ＋１が故障す
ると、その動作をCPU系Ｎ＋２が一時的に代行
することができる。その理由は後者のCPU系が
故障中のCPU系のユーザプログラムのコピーを
上記のメモリーシステム（その一部はＮ列の
CPU系の間で共通にすることもできる）を介し
て呼出すことができるからである。

第４図は本発明のメモリー間通信網の他の実施
例を示す。各CPU系は直接的な相互通信のため
に隣接するCPU系とだけ接続されている。この
メモリー間通信網では、例えばCPU系Ｐ＋１は
メモリー間通信リンクAL，BL，CL，DLをそれ
ぞれ介してCPU系Ｐ，Ｒ＋１，Ｐ＋２，Ｎ＋１
に直接接続されている。各CPU系間のデータ通
信の規模を事前に見積ることによりメモリー間通
信リンクの帯域幅を必要に合せるとができる。例
えば系ＰとＰ＋１の間のデータ変換量が系Ｐ＋１
とＮ＋１の間のデータ変換量より２倍だけ多いと
すれば、ALの帯域幅をDLの帯域幅の２倍に設計
する。そのことはメモリー間通信リンク群ALが
リンク群DLより２倍多くの通信リンクを含むこ
とを意味する。CPU系Ｐ＋１はDLに接続される
リンクアダプタの数の２倍のリンクアダプタを
ALに接続して持てば良い。このように第４図の
例は各CPU系がメモリー間通信網の帯域幅を大
限に使つて他の４つのCPU系と直接接続される
様子を図示するものである。この通信網は任意の
方式で拡張することができ、例えば図示される２
次元の構成をより多次元の構成に拡張しても良
い。

第４図のメモリー間通信網の障害補償について
は第３図の構成で説明した程明白ではない。しか
しながら障害確率の計算でしばしば正常の負荷状
態における帯域幅の必要性が示される。従つて第
４図に示す基本構成のマルチプロセツサ・コンピ
ユータシステムに非常に大きな総合帯域幅を持た
せ、且つこの基本構造にかなり小さな総合帯域幅
を有するメモリー間通信リンクの予測異常負荷に
合せた上部構造を持たせても良い。総合メモリー
間通信網の様子は例えば第３図を第４図の上に置
いて対応するCPU系をそれぞれ一体化したもの
となる。

以上に本発明のマルチプロセツサ・コンピユー
タシステムがいかにして高速、障害補償、且つ増
加し続けるデータ量に関する将来の要求に応じる
かを説明した。データ処理能力を寄与するシステ
ム構成要素について以下に詳しく説明する。

マルチプロセツサ・モジユール 第２図に示すCPU系は第５図に示すようなマ
ルチプロセツサ・モジユールを含んでいる。

第５図に示すマルチプロセツサ・モジユールの
一般的目的はCPU２０１がCPU系のメモリー２
０３，２０６を呼出す際にＰバス２０４の使用を
許すことである。本発明の重要な特徴として各
CPU２０１はそれぞれに接続されたキヤツシユ
メモリー２０２を有し、それによりCPU２０１
がＰバス２０４を介してメモリー２０３のある場
所の内容を読む場合にもしその内容が直属のキヤ
ツシユメモリー２０２内にあればメモリー２０３
の呼出しは禁止される。

マルチプロセツサ・モジユールが毎秒実行する
最大命令数を制約する要因はＰバス２０４上の
CPU２０１の競合であるため、キヤツシユメモ
リー２０２によりＰバス２０４使用の必要回数が
低減することによりモジユールの処理能力が著る
しく向上する。

第６図はキヤツシユメモリー２０２をそれぞれ
有するCPU２０１によるマルチプロセツサ・モ
ジユールの総合処理能力の向上を、キヤツシユメ
モリーを持たないCPUの場合と比較して示す。
この線図はキヤツシユメモリーを持たない単一の
CPUを含むモジユール（従つてＰバスの競合は
生じない）により得られる等価処理能力の単位で
評価され、モジユール内のCPUの台数の関数と
して表わされている。第６図が示すようにモジユ
ール２１４内に単一のCPU２０１がある場合、
キヤツシユメモリー２０２付きのCPU２０１は
わずかに大きな処理能力をもたらし、これはキヤ
ツシユメモリーがメモリー２０３，２０６より速
く呼出せるためである。モジユール２１４内の
CPU２０１の台数を３台以上に増やした場合、
キヤツシユメモリーを持たないCPUによるモジ
ユール２１４の総合処理能力はキヤツシユ付きの
２台のCPU構成の能力以上には増加しない。そ
れはＰバス上でのCPU２０１の競合のためであ
る。更に第６図が示すように、モジユール２１４
にキヤツシユメモリー付きCPU２０１を５台設
けることによりCPU4.5台分に相当する処理能力
が発揮される。それはキヤツシユメモリーがＰバ
ス２０４上のCPU２０１の競合を低減させるた
めである。

キヤツシユメモリー２０２の機能 CPU２０１からのメモリー２０３の読出動作
において、メモリー２０３を呼出す前にキヤツシ
ユメモリー２０２が読まれ、もしデータがキヤツ
シユメモリー２０２内に存在すればそのデータが
CPU２０１に与えられてメモリー２０３の呼出
しは行われない。もしデータがキヤツシユメモリ
ー２０２内に不在であればメモリー２０３がＰバ
ス２０４を介して読出されてデータがCPU２０
１に与えられ、同時にそのデータがキヤツシユメ
モリー２０２内にコピーされる。

CPU２０１からのメモリー書込動作において、
それがすでにキヤツシユメモリー２０２へコピー
された場所である場合はメモリー２０３および対
応するキヤツシユメモリー２０２の場所が更新さ
れる。Ｐバス上の他のCPU２０１またはＣバス
２０５上のアドレス源機器２１６からのメモリー
書込動作において、それがキヤツシユメモリー２
０２へコピーされた場所である場合はキヤツシユ
メモリー２０２内のコピーが抹消される。

第５図において各CPU２０１は直属のキヤツ
シユメモリー２０２を有し、且つキヤツシユメモ
リー２０２内にコピーを有する個所の読出しを除
きメモリー２０３，２０６の全域に対して、Ｐバ
ス２０４を介して番地呼出しを行う。CPU２０
１は公知の原理によりＰバス割当てモジユール２
１２の制御のもとにＰバス２０４を多重使用す
る。即ちCPU２０１はＰバス２０４の制御権を
持つ時、呼出すべきメモリー個所の論理アドレス
をＰバス２０４とバス分離器２０９を介してメモ
リーマツプ２０８へ送り、そこにおいて論理アド
レスからメモリー２０３，２０６の物理アドレス
に変換が行われ、物理アドレスがバス分離器２０
９とＰバス２０４を介してメモリー２０３へ、あ
るいはバス分離器２１１とメモリー拡張バス２０
７を介してメモリー２０６へ伝えられる。書込サ
イクル中、CPU２０１は更に呼したメモリー個
所に書込むべきデータワードをＰバス２０４上へ
出力する。このデータワードはＰバスから直接メ
モリー２０３へ、あるいはバス分離器２０９、内
部バス２１５、およびメモリー拡張バス２０７を
介してメモリー２０６の呼出し個所に書込まれ
る。読出サイクル中、メモリー呼出し個所の内容
はメモリー２０３からＰバス２０４を介して直
接、あるいはメモリー２０６からメモリー拡張バ
ス２０７、バス分離器２１１、内部バス２１５、
バス分離器２０９およびＰバスを介してCPU２
０１に与えられる。

上記と完全に類似関係にあるのがＣバス２０５
上のDMA制御装置２１６等のアドレス源機器に
よる書込および読出サイクルであり、この場合
CPU２０１がDMA制御装置２１６で置換され、
Ｐバス２０４がＣバス２０５で置換され、バス分
離器２０９がバス分離器２１０で置換され、Ｐバ
ス割当モジユール２１２がＣバス割当モジユール
２１３で置換される。

引続き第５図において、CPU２０１は128Kワ
ード（1Kワード＝1024ワーード）の隣接する論
理メモリーを番地で呼出すことができる。この論
理メモリーは各々1024ワードから成る128の論理
ページに分割され、メモリーマツプ２０８は上記
の動作においてCPUから出力された０〜127の論
理ページ番号と各ページ内の０〜1023の論理位置
番号から成る論理アドレスを、０〜16384の物理
ページ番号と各ページ内の０〜1023の物理位置番
号から成るメモリー２０３，２０６内の実際の物
理アドレスに変換する。但し物理位置番号と論理
位置番号は同一である。０〜1023の物理ページ番
号はメモリー２０３内により、1024〜16384の物
理ページ番号はメモリー２０６内にある。キヤツ
シユメモリー２０２は1Kワード（1024ワード）
の高速バツフアメモリーであり、CPU２０１が
最も新しく呼出したメモリー２０３内の場所の内
容のコピーを格納する。キヤツシユメモリーは所
属するCPU２０１により論理ページ番号に依存
せずに論理ページ内の論理位置番号でアドレス指
定されるか、または内部バス２１５、バス分離器
２０９およびＰバス２０４を介してメモリーマツ
プ２０８から物理ページ番号に依存せずに物理ペ
ージ内の物理位置番号でアドレス指定される。

第７図はCPU２０１がキヤツシユメモリー２
０２を呼出す場合の「多数対１」の対応原理を示
す。

第８図に示すキヤツシユメモリーの各場所はメ
モリー２０３からのコピーされた対応する位置番
号のデータ内容以外に、メモリー２０３内のコピ
ーされた場所の論理ページ番号２３０、物理ペー
ジ番号２３３およびキヤツイメモリー内のその場
所の内容が有効であることを示す有効エントリー
ビツト２３１とを格納している。

第８図でCPU２０１のＰバス２０４上のメモ
リー２０３のある場所に対する読出動作は、Ｐバ
ス２０４をアクセスする前にその場所の内容がキ
ヤツシユメモリー内にコピーされているかの検査
から始まる。CPU２０１はセレクタ２４１を介
して論理位置番号によりキヤツシユメモリー２３
０，２３１，２３２，２３３を番地呼出しする。
呼出された場所の論理ページ番号２３０は比較器
２３４によりCPU２０１が発行した論理ページ
番号と比較され、比較一致の結果とその場所のセ
ツトされた有効エントリービツト２３１とCPU
読出信号とがANDゲート２３５，２３７により
照合されてキヤツシユメモリー内にコピーが存在
することを示すHIT信号が出力される。HIT信
号はデータワードのコピーをメモリー２３２から
バツフア２３６を介してCPU２０１に与え、
CPUはＰバス２０４をアクセスすることなく読
出動作を終える。もし検査の結果としてHIT信
号がANDゲート２３７の出力に生じない時は、
CPU２０１は前記のようにメモリーマツプ（第
５図の２０８）による論理アドレスから物理アド
レスへの変換を含むＰバス２０４のための通常の
読込サイクルに入る。キヤツシユ制御装置２４６
は、CPU２０１がＰバス２０４を介してメモリ
ー２０３から受取つたデータワードをキヤツシ
ユ・データワード・メモリー２３２内に格納し、
Ｐバス２０４上の物理ページ番号をキヤツシユ物
理ページ・メモリー２３３内に格納し、CPU２
０１からの論理ページ番号をキヤツシユ論理ペー
ジ・メモリー２３０内に格納し、更にキヤツシユ
有効エントリー・メモリー２３１の有効エントリ
ービツトをセツトする。これらの情報は全てセレ
クタ２４１を介するCPU論理位置番号により指
示される場所に格納される。更に第８図におい
て、CPU２０１のメモリー２０３に対する書込
動作は、キヤツシユメモリー内にコピーがない場
合の上記メモリー２０３に対する読出動作と全く
同じ手順で行われ、メモリー２０３に書込まれた
内容のコピーによりキヤツシユメモリーが更新さ
れる。

Ｐバス２０４またはＣバス２０５上のCPU２
０１以外のアドレス源機器がメモリー２０３に書
込を行う場合にもキヤツシユメモリー内にコピー
されたデータワードがメモリー２０３の対応する
場所の内容と常時一致することを保証するため
に、Ｐバス２０４とＣバス２０５は書込の際のそ
れぞれの物理位置番号を有してセレクタ２４１を
介して物理ページ番号メモリー２３３の番地呼出
しに用いられ、その物理ページ番号をＰバスまた
はＣバスの物理ページ番号と比較を行う比較器２
３８に出力し、もしメモリー２０３内のアドレス
がキヤツシユメモリー内のコピーと対応すれば比
較器２３８の出力がORゲート２４７からの書込
信号と共にANDゲート２３９に入力される。OR
ゲート２４７からの信号はＰバス２０４からの
CPU書込信号をNAND回路２４０を介して反転
させたものでＣバス２０５による書込みまたはＰ
バス２０４上のCPU以外による書込みを示す。
ANDゲート２３９の出力は有効エントリービツ
ト・メモリー２３１内の番地呼出しされた場所の
出力と共にANDゲート２４８へ入力されて不一
致信号を生じ、この信号がキヤツシユ制御装置２
４６に与えられて有効エントリー・メモリー２３
１の番地呼出しされた有効エントリービツトをリ
セツトし、それによりキヤツシユメモリー内の番
地呼出しされた場の内容が抹消される。

メモリー間通信網システム 次に第１〜４図に示すメモリー間通信網につ
き、この通信網をDMA制御装置（第２図の１
７）を介してCPU系のＣバスに接続するリンク
アダプタと共に説明する。

この実施例では各メモリー間リンク（例えば第
２図の２１はデータ線３０１と応答線３０２の２
本のケーブルを有する（第９図参照）。各ケーブ
ルは個々のCPU系の複数のリンクアダプタ０，
１，……Ｎの間の直列データビツト転送のための
１対の撚線を有する。データビツトは典型的には
16MHzで転送され、ケーブルのインピーダンス整
合のために抵抗Ｒが設けられている。

多くのリンクアダプタを１本のケーブルに接続
する条件として、ケーブルはこれらのリンクアダ
プタから動電気的に絶縁されていなければならな
い。この理由から各リンクアダプタはトランス３
０３，３０４（第１０図も参照）を有してリンク
アダプタ内の送受信器をケーブルに接続する。

第１０図は本発明によるメモリー間リンクアダ
プタの一実施例を示し、このアダプタはバス３１
１を介して複数のリンクアダプタに共通のDMA
制御装置に接続されている。第１０図に示すリン
クアダプタは２個の送受信器３１２，３１３を有
し、これらは送受信器３１３から受信バツフア３
１６へのデータを直列並列変換する受信回路３１
４と、送信バツフア３１７から送受信器３１３へ
のデータを並列直列変換する送信回路３１５にそ
れぞれ接続されている。上記の各バツフアはバス
３１１に接続され、且つそれぞれ受信状態制御装
置３１８と送信状態制御装置３１９により制御さ
れる。送受信器３１２はレジスタ３２０，３２１
に接続され、これらについては以下にリンクアダ
プタの順位割当原理の説明で更に述べる。

バス３１１は更に受信状態制御装置３１８と送
信状態制御装置３１９にそれぞれ連絡する状況レ
ジスタ３２２，３２３に接続されている。状況
（ステータス）レジスタ３２３の判定で送信バツ
フア３１７が空きであつたと仮定すると、DMA
制御装置はデータブロツクを受信バツフア３１７
へ送り、続いてバツフア３１７が使用中であるこ
とを示すようにレジスタ３２３の内容を変えて送
信状態制御装置３１９のバス割当サイクルを可能
にする。この動作は第１１図により更に詳しく説
明する。

使用順位割当サイクルは、もしデータ線３０１
（第９図）が使用されてなければ送信バツフア３
１７からデータ線３０１への読出しを起動するメ
ツセージが送信バツフア３１７に与えられること
を意味する。読出しと同時にデータは周期的冗長
度判定器３２４へ転送され、データブロツクの第
４バイトがレジスタ３２５内に保持される。もし
少なくとも４バイトが予定の受信リンクアダプタ
により受信されると、送信リンクアダプタは上記
第４応答バイトを線路３０２（第９図）およびレ
ジスタ３２１への送受信器３１２を介して受信す
る。レジスタ３２１，３２５の内容は比較器３２
６により比較され、もし両者が等しければ送信状
態制御装置はバツフア３１７からのデータの読出
を続けることができる。送信バツフア３１７が空
きの時は、判定器３２４からのチエツクバイトの
送信をもつて送信が終了し、送信バツフアが空き
であることを示すようにレジスタ３２３の内容が
変更されることになる。もし比較器３２６による
データの比較結果が不一致であつた場合、送信状
態制御装置３１９は送信バツフア３１７からの読
出しを停止してレジス３２３が送信バツフアの使
用中を表示したままで新しい割当サイクルを起動
するように指示される。

レジスタ３２２が受信バツフア３１６の空きを
示す時はいつでも第１０図のメモリー間リンクア
ダプタはデータ線３０１（第９図）と送受信器３
１３を介してデータを受信する用意がある。デー
タは受信回路３１４により受信され、該回路はデ
ータを判定器３２４へ、更に並行して受信バツフ
ア３１６へ、また第４バイトをレジスタ３２０へ
分配する。該レジスタ３２０はこの第４バイトを
送受信器３１２およ応答線３０２（第９図）を介
して送信リンクアダプタへ送る。受信バツフア３
１６がふさがり、判定器３２４がエラーを検出し
なければレジスタ３２２の内容はバツフアが使用
中であることを示すように変更される。状況レジ
スタ３２２からの指示によりDMA制御装置はデ
ータブロツクを受信バツフア３１６に与え、その
後レジスタ３２２の内容をババツフアが空きであ
ることを示すように変更する。

第１１図を参照して上記の使用順位割当サイク
ルを説明する。第１１図は送信状態制御装置３１
９（第１０図）に含まれる送信タイマ回路を示
す。タイマ回路はカウトダウン・カウンタ３３１
と、自走カウンタ３３２と、プログラム可能読出
専用メモリ（ROM）３３３と、別のカウントダ
ウン・カウンタ３３４と、フリツプフロツプ３３
５と、遅延回路３３９と、ANDゲート３３６，
３３７，３３８とを含む。。タイマ回路の動作を
説明するためには、線路休閑信号が必要である
が、この信号はデータ線が休閑状態である時に図
示しない検出回路により作られる。

状況レジスタ３２３が送信バツフアの使用中を
表示している時は、データ線の休閑状態が検出さ
れるまでタイマ回路は待ち状態となる。線路が空
くと、ANDゲート３３８と遅延回路３３９によ
りIAC信号が作られる。IAC信号はデータ線上で
の伝幡遅れにより2μSだけ遅れる。IAC信号はフ
リツプフロツプ３３５をリセツトし、且つカウン
タ３３４がメモリー３３３から数値を受取るのを
許可（イネーブル）する。カウンタ３３４はクロ
ツク信号に従つて上記数値のカウントダウンを開
始する。カウンタ３３４の全ビツトが“０”にな
ると、出力信号がANDゲート３３７に与えられ、
もしデータ線が未だ休閑であればANDゲート３
３７はフリツプフロツプ３３５をセツトして
STD信号（データブロツクの送信開始）を作る。
もしデータ線が使用中であれば、データブロツク
の送信は起動されず、データ線が次に休閑になつ
た時に上記の手順が繰返される。更にIAC信号は
カウンタ３３１を制御し、このカウンタは最初の
IAC信号の発生により全ビツトが“１”にセツト
される。カウンタ３３１，３３２からの出力信号
はメモリー３３３のアドレス入力信号を構成し、
メモリーの内容がIAC信号によつてカウンタ３３
４にロードされる。

第１回目の割当サイクル中、カウンタ３３１か
らのｄ出力はｄ＝15であり、自走カウンタ３３２
からのｒ出力はｒ＝０〜15である。今ｄ＝15、ｒ
＝１と仮定すると、数値F241がカウンタ３３４
にロードされ、この数値はデータブロツク送信の
起動の実際の時間遅れを表わす。

メモリー３３３の256個所の内容は次の規定に
よりプリロードされる。即ち、最上位のビツトは
ｄの各値に対する固定数値を表わし、この数値は
ｄ＝15の時の最大値からｄ＝０の時の０まで減少
し、最下位ビツトは各メモリー位置に対してラン
ダムである。最下位ビツトは、個別のCPU系の
２個の自走カウンタ３３２が非同期であり同じ値
のｒをを同時に発生しないと仮定して、ある固定
数値を表わすかも知れない。このことは個別のリ
ンクアダプタがデータ線へのデータの読出しを同
時に起動できることを意味する。このようなこと
を防ぐためにメモリー内の最下位ビツトは前記の
ランダム数を表わす。メモリーの内容で表わされ
る時間遅れは勿論カウンタ３３４のクロツク周波
数に依存しない。その内容は典型的にはクロツク
周波数が10MHzの時、7.5γSの最大時間遅れに対
応して０〜75の範囲で変化する。送信の試みが失
敗する度、または送信が比較器３２６により停止
される度に新しいIAC信号が作られ、カウンタ３
３１がカウントダウンされる。メモリー内の最上
位ビツトの値が減少することにより（メモリーの
最下部から最上部に進むと考える）、カウンタ３
３４により作られる時間遅れは、送信を多数回失
敗したリンクアダプタが少数回失敗したリンクア
ダプタとの関係でで優先権を得るという意味を持
つ。リンクアダプタのメモリー３３３内により小
さなｄをローすることにより、あるリンクアダプ
タは同一のデータ線に接続された他のリンクアダ
プタに対して所定の優先順位を持たせることもで
きると理解される。

第１０図に戻り、比較器３２６により比較され
る第４バイトはメモリー間通信リンクの最終端ま
での信号の伝幡遅れに従つて選ばれ、それにより
第４バイトの送信の前にリンクの休閑を検出する
全ての検出器がリンクの使用状態を検出できるよ
うにする。本発明の各メモリー間通信リンクに別
の応答線（第９図の３０２）を設けたことによ
り、データブロツクの送信をきわめて初期のうち
に停止することができ、それによりデータ転送が
使用中の受信バツフアに予定されることによつて
データ線がふさがれることはなく、あるいは他の
データ転送との競合により混乱することはない。
もし受信バツフアがふさがれば、第４バイトはレ
ジスタ３２１に受信されず、またもし競合が生じ
れば第４バイトが乱され、いずれの場合も比較器
３２６が送信を停止する。送信されるデータブロ
ツクは好例としてて261バイトから成り、そのこ
とからデータ転送の失敗はほんのわずかな時間を
占めるだけで上記の構成がメモリー間通信リンク
を研著に活用させることが判る。

メモリー間通信網のＤＭＡインターフエース制御
装置 次に第１２図を参照してCPU系３７１のメモ
リーとメモリー間リンクアダプタ３６１の間でデ
ータ転送を行うためのDMAインターフエース制
御装置３５２を説明する。DMAインターフエー
ス制御装置は２本の内部バス即ちHIバス３５１
とCIバス３５０に囲まれた位置にある。Ｉバス
は入側プロセツサ３４１と出側プロセツサ３４２
を制御メモリー３４３、メモリー間リンクアダプ
タ３６１、およびCIバスに接続し、HIバスの使
用順位割当はHIバス割当器３４４により行われ
る。CIバスは入側DMA装置３４５、出側DMA
装置、HIバス３５１、Ｃバス２０５、状況レジ
スタ３４９、および割込制御装置３４８を相互接
続し、CIバスの使用順位割当はCIバス割当器３
４７により行われる。入側プロセツサ３４１は
CPU３６４、プログラムメモリーのROM３６
５、およびワークメモリーのRAM３６６を含む
内蔵形マイクロコンピユータであり、これは内部
処理の時はバス分離器３６０によりHIバスス３
５１から絶縁され、メモリー間リンクアダプタ３
６１の受信バツフア３６２および制御メモリー３
４３にHIバスを介して連絡し、入側DMA装置３
４５、状況レジスタ３４９および割込制御装置３
４８にバス分離器３５７とCIバスを介して連絡
し、更にこのDMAインターフエース制御装置の
属するCPU系３７１のマツプ変換メモリー（第
５図２０８）にバス分離器３５４とＣバス３５３
を介して連絡する。入側プロセツサ３４１の仕事
は各メモリー間リンクアダプタ３６１の各受信バ
ツフア３６２を順に調べてメモリー間通信網３７
０から転送されたデータブロツク（第１３図３８
２）を受信したバツフアを探し、制御メモリー３
４３から得た制御情報に基ずいて上位５バイトへ
のヘツダ（第１３図３８０）を解析して受信バツ
フア３６２内のデータブロツクのデータ部を
CPU系３７１のメモリー内の所定のデータバツ
フアに転送するように入側DMA装置３４５を設
定することである。入側プロセツサ３４１は更に
メモリー間通信網３７０から受信バツフア３６２
内に受信した信号ブロツク（第１３図３８１）を
取扱う。信号ブロツクはメモリー間通信網を介し
てこれを送つたCPU系が未指定のデータストリ
ームを介してこのCPU系３７１との通信を希望
することを示す。入側プロセツサ３４１は要求さ
れたデータストリームの番号を状況レジスタ３４
９に格納し、割込制御装置３４８を介してCPU
系３７１に割込をかけて通信のためのメモリーバ
ツフアの割付けとデータストリームの制御メモリ
ーの指定をストリーム記述子（第１４図８０１）
により行い、それがない場合、入側プロセツサ３
４１はそのデータストリーム上のメモリー間通信
網からの入力データを無視する。

出側プロセツサ３４２は入側プロセツサと同様
にCPU３６７、プログラムメモリーPROM３６
８、およびワークメモリーRAM３６９を含む内
蔵形マイクロプロセツサであり、これは内部処理
の時はバス分離器３５９によりHIバスから絶縁
され、メモリー間リンクアダプタ３６１の送信バ
ツフア３６３および制御メモリー３４３へHIバ
スを介して連絡し、出側DMA装置３４６、状況
レジスタ３４９、および割込制御装置３４８へバ
ス分離器３５７とCIバス３５０を介して連絡し、
更にCPU系３７１のマツプ変換メモリー（第５
図２０８）へバス分離器３５４とＣバス３５３を
介して連絡する。出側プロセツサ３４２の仕事
は、記述子メモリー（第１４図３７３）内の記述
子（第１４図８０１）を解析することにより
CPU系３７１内のメモリーバツフアからメモリ
ー間リンクアダプタ３６１内の空いている送信バ
ツフア３６３へのデータブロツクの出力を取扱う
ことである。出側プロセツサ（第１２図３４２）
は出側DMA装置３４６を設定してメモリー間通
信網（第１２図３７０）へ送るべきデータブロツ
クのデータ部（第１３図３８３）をCPU系３７
１のメモリーから、メモリー間リンクにより通信
網構成メモリー３７５内に指定された行先CPU
系と接続されたメモリー間アダプタ３６１内の空
いている送信バツフア３６３へ転送する。出側プ
ロセツサ３４２は更に記述子内の情報に基ずいて
５バイトのヘツダー（第１２図３８０）を選ばれ
たメモリー間リンクアダプタ３６１の送信バツフ
ア３６３へロードする。

メモリー間通信網を介するCPU系間にエラー
のない通信を保証する通信プロトコルは入側プロ
セツサ３４１と出側プロセツサ３４２により、通
信網を介して相手側のCPU系の入側、出側プロ
トコルと共同して実行される。通信プロトコルの
処理に関する変数はデータストリームを指定する
ストリーム記述子８０１の中間結果領域（第１４
図８０９）に格納される。

データは１つまたはそれ以上のデータブロツク
を含むバケツトの形でメモリー間通信網上を転送
される。メモリー間通信網を介して接続された２
つのCPU系のDMAインターフエース制御装置内
の両ストリーム記述子メモリー（第１２図３７
３）内のストリーム記述子（第１４図８０１）に
よつて指定されるデータストリームに誤りなくバ
ケツトをメモリー間通信網上で転送するため、バ
ケツトの制御および状況情報がデータブロツク
（第１３図３８２）の制御バイト（第１３図３８
４）内に含まれて指定されたデータストリーム上
を両方向に転送される。それぞれの指定されたデ
ータストリームは他のデータストリームからは独
立に個別の通信プロトコルにより制御される。下
記は１つのデータストリームに関する。

第１５図において、パケツトを通信する側のデ
ータストリーム端に出力器８３０と、パケツトを
受信する側のストリーム端に入力器８３３があ
る。これらの用語は単一の送信の両端を区別する
ために従来から用いられる「送信器」および「受
信器」と区別しなければならない。それは一方向
に送られる制御バイト（第１３図３８４）は他の
方向のパケツト出力に関する情報を含んでも良い
からである。

データストリームは入出力、および送受信にお
いて全二重式（但し各方向が同一速度である必要
はない）であるため２つのパケツトをデータスト
リーム上で同時に反対方向に独立に送信すること
ができる。

１つのパケツトは１つまたはそれ以上のデータ
ブロツクから成り、パケツト内のデータブロツク
は連続的に先頭ブロツクの０で始まる８進数の番
号を持ち、その番号はデータブロツク・ヘツダー
の第４バイト（第１３図３８５）に含まれて送信
される。パケツト内の最初と最後のデータブロツ
ク（第１３図３８２）はパケツトの始まりと終
り、およびパケツトの出力相（０または１）を示
す制御バイトを含む。

第１５図においてて、受信したパケツトの総数
は入力器８３３によりパケツト内の最初から最後
までのデータブロツクの連続番号（８進）を通し
て確保される。全てのエラーによつてデータブロ
ツクは受信局で受付けを拒絶されるため、エラー
はプロトコルにより後続のデータブロツクの順序
不同の着信（最後のブロツクは受信タイマ（第１
４図８０６）の時間切れ）により検出し、この場
合パケツト全体が直ちに（パケツトの終りを待た
ずに）拒絶され、入力器８３３の「受信確認せ
ず」（NAK）の返答による再送信要求がデータ
ストリームの逆方向に送信されるデータブロツク
の制御バイト（第１３図３８４）となる。パケツ
トの最初と最後に示されるパケツトの位相
（packet phase）も検査され、もしそれがｎ＋１
（２進）であれば（但しｎは最後に受入れられた
パケツト）、入力器８３３によりデータストリー
ムの逆方向のデータブロツクの制御バイト第１３
図３８４）に「受信確認」（ACK）として受入れ
られる。この場合、もしｎであれば「ACK」と
して受入れられるが、いずれかの確認動作のエラ
ーによる二重送信であつた疑いから入力器８３３
により放棄される。

ACKおよびNAKは入力器により通信制御バイ
トに含まれて送信される。制御バイト（第１３図
３８４）は入力器からのパケツト内のデータブロ
ツク（任意の位置のデータブロツク）に含まれて
送信されるか、あるいはパケツト外のデータを含
まないデータブロツクの送信を開始する。これに
より入力器８３３は出力器８３０から受取つたパ
ケツトに対するACKまたはNAK応答を直ちに行
うことができる。

出力器８３０においては各返答のエラーも検査
されてエラーの場合は放棄される。即ちもしエラ
ーがなくACKであつた場合は第ｎ＋１のパケツ
トが送信され、もしNAKであつた場合は第ｎの
パケツトが再送信される。所定時間以内にACK
もNAKも受信されなかつた場合（例えばリンク
の誤動作により）、送信側のタイマー（第１４図
８０３）は第ｎのパケツトの再送信を起動する。
再送信は３回試みられ、その後プロトコルは出力
を断念する。データストリームの逆方向でのパケ
ツトの転送は出力器８３０を８３１で置換え、入
力器８３３を８３２で置換えて上記と同様に行わ
れる。

データストリーム（第１５図８３４）の両端の
出側プロセツサ（第１２図３４２）はプロトコル
の各出力器に関する部分をそれぞれ実行し、両端
にある入側プロセツサ（第１２図３４１）は２つ
の入力器に関する部分をそれぞれ実行する。

第１図において、メモリー間通信網を介した２
つのCPU系間の通信は各CPU系メモリーの間の
データストリームを指定して行われる。指定され
たデータストリームは第１のCPU系のメモリー
内のバツフアの内容を第２のCPU系のメモリー
内のバツフアへデータを転送し、また反対方向に
第2CPU系のバツフアから第1CPU系のバツフア
へデータを転送する。第２図の本発明の実施例に
おいて、CPU系内の最大４台のDMAインターフ
エース制御装置１７，１８の各々はメモリー間通
信網を介して連絡する最大15のCPU系の各々に
対して最大256のデータストリームを提供し、そ
れにより合計最大16128の独立なデータストリー
ムが（ストリーム記述子により）１つのCPU系
からメモリー間通信網を介してその他のCPU系
への通信に指定され、更にシステム構成に依存し
て１台のCPU系は最大60のその他のCPU系と通
信することができる。可能なデータストリームは
16ビツトで識別され、その内８ビツトは通信する
２つのCPU系をそれぞれ４ビツトの数値で識別
し、残り８ビツトは両系の間で用いられる256の
ストリームの１つを示す。メモリー間通信網と
CPU系の間でのデータブロツクの転送はDMAイ
ンターフエース制御装置１７，１８により指定さ
れたデータストリーム間で多重化される。各
DMAインターフエースの累積データ転送容量は
400Kバイト／秒である。本発明の重要な特徴と
して、多数の可能なデータストリームと大きな転
送容量により通信を行う個別のCPU系内のソフ
トウエア処理用メモリー内のデータ領域の間に直
接データストリームを指定することが可能とな
る。従来技術によれば、わずか数個のメモリーバ
ツフアがCPU系間の通信に割付けられ、これら
を連絡を要するソフトウエア処理の間で多重使用
しなければならなかつた。この多重化はソフトウ
エアで行われ、そのため各CPUに大きな負荷が
課せられていた。別の重要な特徴として、データ
ストリームは、周辺プロセツサ（第２２図６０
７）によりアクセスされるCPU系内の第１のメ
モリー（第２２図６０８）と他の周辺プロセツサ
によりアクセスされる他のCPU内の類似の第２
のメモリーとの間に直接指定することができる。
またデータストリームは、第１メモリーのバツフ
アの内容と第２メモリーのバツフアの内容を相互
に連続的に転送し（この場合メモリーバツフアの
内容の各転送はCPUの割込なしに行われ）、また
転送完了後はそのメモリーバツフアの内容の転送
を再開するために指定することができる。これに
よりデータストリームを一度指定した後はCPU
に負担をかけることなくメモリー間通信網を有す
る周辺プロセツサ間の連続的な通信が可能とな
る。本発明のマルチプロセツサ・コンピユータを
含む通信システムでは、周辺プロセツサが外部電
話回線を介してデータの送受信を行う場合、マル
チプロセツサ・コンピユータのCPUを負荷する
ことなくメモリー間通信網を介して通信システム
に接続することにより任意の電話回線の間でデー
タの切換を行う際に上の特徴は重要である。

本発明の重要な特徴として、２つのCPU系の
間のデータストリームはそれぞれのCPU系によ
りそれぞれに接続されたDMAインターフエース
制御装置（第１２図）の一方の制御メモリーへス
トリーム記述子（第１４図８０１）を入力するこ
とにより指定され、ストリーム記述子（第１４図
８０１）はそのデータストリームに用いられるメ
モリーバツフアと制御情報をそのCPU系内に定
義する。データストリームは当初CPU系間に指
定されず、CPU系が最初にDMAインターフエー
ス制御装置（第１２図）の一方の制御メモリー
（第１２図３４３）内へストリーム記述子（第１
４図８０１）を入力し、通信を交す他のCPU系
と、データストリーム番号と転送すべきデータ量
（但しデータの入出力のメモリーバツフアは含ま
ない）を指定することにより動的に作成され指定
される。これはメモリー間通信網を介して指定さ
れたCPU系へ試験的に指定したデータストリー
ムのデータを含む要求信号ブロツク（（第１３図
３８１）を発生する。もしこの信号を受けた
CPU系が発信側CPU系と指示されたデータスト
リームによる通信を受諾する場合は、接続された
DMAインターフエース制御装置の一方の制御メ
モリー（第１２図３４３）内へ対応するストリー
ム記述子（第１４図８０１）を入力する。ストリ
ーム記述子は初めに上記の信号ブロツクを転送す
べきデータ量を付けて反対方向へ送り、その後ス
トリーム記述子は通常のデータ転送の用意ができ
る。初めに起動したCPU系は信号ブロツクの受
信に応答して入出力バツフアを定義するストリー
ム記述子をDMA制御装置の１つへ入力する。こ
れでデータストリームの指定は完成し、メモリー
間通信網を介する２つのCPU系のメモリー内の
指定されたバツフア間のデータ転送が付属する
DMAインターフエース制御装置により自動的に
行われる。バツフアの内容が全て転送され終る
と、各DMA制御装置は所属するCPU系に割込み
をかけて、それぞれの制御メモリー（第１２図３
４３）内の対応するストリーム記述子を抹消して
データストリームを閉設する。

第１４図はデータストリームを起動し、データ
ストリームの他端の第２のCPU系のDMAインタ
ーフエース制御装置およびメモリーと協調して第
１のCPU系とメモリー間通信網の間のデータ転
送を行うDMAインターフエース制御装置の他の
要素の機能を示す。

第１４図において、第１のCPU系は接続され
たDMAインターフエース制御装置の１つのスト
リーム記述メモリー３７３へストリーム記述子８
０１をロードすることによりデータストリームの
設定を開始する。即ち、INITビツトは８０２の
第８ビツトへ、起動するデータストリームの数は
802の第０〜７ビツトへ、１１１（信号ブロツク
を示す）をデータタイプ８０３の第12〜15ビツト
へ、行先CPU系番号を８０３の第８〜11ビツト
へ、送信タイマーの値を８０３の第０〜７ビツト
へ、更に転送するべきCPU系のメモリーバツフ
アのバイト長さ８１０の第０〜16ビツトへ設定す
る。更にストリーム記述子の開始アドレスを含む
ワードが走査メモリー３７２内の16の速度レベル
の１つに対応する領域へ入力される。出側プロセ
ツサ３４２は走査メモリー３７２を走査してワー
ドを取込み、ストリーム記述子に示される処理を
行い、続いて次のワードについて行う。この処理
は、ある速度レベルで走査メモリーに入力された
ワードが次に低い速度で入力されたワードの２倍
の頻度で取込まれるように行われる。以下の説明
から判るように、ストリーム記述子の出側プロセ
ツサの処理により通常は対応するデータストリー
ムによりデータ転送が行われ、転送速度はポイン
タワードを入力した速度レベル領域が定着する。
走査メモリーへデータを取込んで、INITビツト
（８０２の第８ビツト）がセツトされた結果、出
側プロセツサは信号ブロツク（第１３図３８１）
をメモリー間通信網へ次のように送信する。即
ち、行先CPU系番号を用いて、メモリー間リン
クを介して行先CPU系に接続されるメモリー間
リンクアダプタを通信網構成メモリー３７５内に
見つけ、更にその内から送信バツフア３６３が空
いたものを見つける。次に、見つかつた送信バツ
フア３６３に信号ブロツク３８１の内容を次のよ
うにロードする。即ち、ストリーム記述子８０３
の第８〜15ビツトのデータバイト1111および行先
CPU番号を第１バイトへ、８０２の第０〜７ビ
ツトのデータストリーム番号を第２バイトへ、
“０”の列を第３バイトへ、第４バイトの下位４
ビツトの0001およびストリーム記述子８０６の第
１〜８ビツトのCPU番号を送信元として第４バ
イトの下位４ビツトへ、続く２個のデータバイト
を示す00000001を第５バイトへ、更に８１０の第
０〜16ビツトの転送長さを第６〜第７バイトへロ
ードする。これにより信号ブロツクの内容が全て
メモリー間リンクアダプタへロードされ、出側プ
ロセツサ３４２は送信バツフアをメモリー間リン
クアダプタの状況レジスタ（第１０図３２３）へ
セツトすることによりメモリー間通信網への送信
を開始する。更にストリーム記述子８０２の第10
ビツトのDONEビツトがセツトされて、信号ブ
ロツクの処理が終り送信タイマー８０３の第０〜
７ビツトが減算歩進（デクレメント）されたこと
を表示する。ストリーム記述子が出側プロセツサ
により走査される度に、DONEビツトがセツト
されるために送信タイマーの値だけが減算歩進さ
れる。その値が０に達して設定時間以内に下記に
述べる行動がなし得なかつた事が示されると、出
側プロセツサは割込制御装置３４８を介して
CPU系に割込みをかけ、８０２の第０〜７ビツ
トのデータストリーム番号と、８０３の第８〜11
ビツトの行先CPU系番号と、状況レジスタ３４
９のエラー原因を表示し、走査メモリー３７２内
のポインタを除去してストリーム記述子がこれ以
上処理されるのを止める。

上記の信号ブロツクの行先に指定されたCPU
系のDMAインターフエース制御装置内で入側プ
ロセツサ３４１は接続された各メモリー間リンク
アダプタを走査して受信バツフアの受信状態を調
べ、その中に信号ブロツクを見つけるとそれを処
理する。第１バイトのデータタイプが1111である
と信号ブロツクであることを示し、入側プロセツ
サは受信した第２バイト中のデータストリーム番
号、第４バイトの下位４ビツト中の発信CPU系
番号、および第６〜７バイト中の転送長を状況レ
ジスタ３４９へロードし、割込制御装置３４８を
介してCPU系に割込みをかける。割込みの結果、
CPU系は状況レジスタ３４９の内容を取込み、
データストリームの設定要求を無視するか、ある
いは送られた転送長に基ずいてメモリー内のバツ
フアを割付け、ストリーム記述子メモリー３７３
内の対応するストリーム記述子をDMAインター
フエース制御装置にロードしてデータストリーム
の一端を指定する。更にデータストリームを反対
方向に転送すべきメモリー内の決定されたメモリ
ーバツフアのバイト長を転送長ワード８０２に定
着し、応答ビツト（（８０２の第９ビツト）を設
定し、ストリーム記述子のポインタ・ワードを走
査メモリー３７２の指定速度レベルへ入力する。
出側プロセツサ３４２によるストリーム記述子の
走査によつて、ストリーム記述ワード８０３の第
12〜14ビツトの内容とは独立に第１ビツトに1111
のデータバイトを持つ単一のブロツクが作られて
RESPビツトがセツトされているため反対方向へ
転送される。これは前記と同様に行われ、例外と
してDONEビツトがセツトではなくRESPビツト
がリセツトされている。これによりINIT、
RESP、DONEビツトのいずれもが前述ワード８
０２の第８〜10ビツトにセツトされていないため
ストリーム記述子は要求データストリーム上での
CPUメモリーに対するデータブロツクの入出力
転送を指定する。

最初に要求を出したCPU系は上記と類似の方
法で信号ブロツクを受信し、割込みに応答して信
号ブロツクの転送長（第１３図３８１の第６〜７
バイト）に示される大きさを受信バツフアに割付
け、ストリーム記述子をストリーム記述メモリー
３７３へ格納し、データバツフアリンクをデータ
バツフアリンク・メモリー３７４へ格納してデー
タストリームの他端を指定し、ストリーム記述子
のポインタワードを走査メモリー３７２の指定速
度レベルへ入力する。これにより２つのCPU系
間のデータストリームが指定され、各CPU系の
メモリー間のデータ転送が下記のように行われ
る。出側プロセツサ３４２による走査メモリー３
７２の走査を通じて処理が行われるためにストリ
ーム記述子８０１が持上る度に、出側プロセツサ
は接続されたメモリー間リンクアダプタ内に空い
ている送信バツフア３６３を見つけてストリーム
記述子８０１からの送信すべきデータブロツクの
５バイトのヘツダ（第１３図３８０）を構成する
下記のバイトをロードする。即ち、第１４図にお
いて、データタイプ（1111とは異なる）とワード
８０３の第８〜11ビツトの行先CPU系番号を第
１バイトへ、ワード８０３の第０〜７ビツトのデ
ータストリーム番号を第２バイトへ、中間結果領
域８０９からの前記通信プロトコルに従う制御番
号および循環シーケンス番号を第４ビツトの上位
３ビツトへロードドし、データを伴う場合は第４
バイトの第４ビツトをセツトし、互にワード８０
６の第８〜11ビツトからの発信CPU系番号を第
４バイトの下位４ビツトへロードし、更に第５バ
イトは下記の計算のように５バイトのヘツダ３８
４に続くデータバイト長から１を引いた数値がロ
ードされる。出力パケツト内の現在のデータバツ
フアリンクのアドレスをポインタとして含むスト
リーム記述子のワード８０５を用いて、出側プロ
セツサはデータバツフアリンク８１５，８１６，
８１７の内の、次のデータを転送すべきCPU系
内の場所を指示するデータバツフアリンク８１６
をアクセスする。データバツフアリンクは５個の
16ビツト・ワードを有し、最初のワード８１８は
メモリー内のデータが存在する物理ページ番号お
よび付属する保護ビツトを格納し、第２ワードド
８１９は次のデータワードを取込む上記物理ペー
ジ内のアドレスを格納し、第３ワードド８２０は
バツフアの物理ページ内の残りのバイトを格納
し、第５ワード８２１はデータバツフアリンク・
メモリー３７４内の次のデータバツフアリンクの
アドレスを格納するかまたは最上位ビツトが
“１”の時出力パケツトの終りを示すか最上ビツ
トが“０”の時転送の終りを示す。出側プロセツ
サ３４２は初めにバイトカウント・ワード８２０
が次のデータバツフアリンク、即ちワード８２１
がパケツトの終りまたは転送の終り（同時にパケ
ツトの終り）を示す“０”であるかの検査を行
い、次に出側プロセツサはストリーム記述子の中
間結果領域８０９を検査してそのパケツトのデー
タストリームの他端からACKの応答を受けてい
なかを調べ、もし転送の終了でなければ出側プロ
セツサ３４２は次のデータバツフアリンク・ワー
ド８２１のアドレスをストリーム記述子ワード８
０５，８０６へロードして下記のように動作を続
ける。もし転送の終了である場合は割込制御装置
３４８と状況レジスタ３４９を通じる割込により
データの転送が完了したことをCPUへ通知する。
もしストリーム記述子の中間結果領域がデータス
トリームの他端からのNACK応答を格納してい
れば、ストリーム記述子ワード８０４内の出力パ
ケツトの最初のデータバツフアリンクのアドレス
が出力パケツトワード８０５内の現在のデータバ
ツフアリンクのアドレスへロードされてパケツト
再送信の用意をし、更に出側プロセツサはデータ
バツフアアドレスワード８１９とバイトカウント
８２０の内容を全てのデータバツフアリンクのデ
ータバツフア長ワード８２２を用いて復原して下
記の動作へ移る。もしACKでもNACKでもなけ
れば、ストリーム記述子ワード８０３の送信タイ
マーが減算歩進され、０にならなければ出側プロ
セツサは走査メモリーに新しいポインタを取込ん
で次のストリーム記述子の処理を開始する。もし
０になれば、上記のNACKの場合の動作となる。

もしバイトカウント・ワードド８２０が０でな
ければ、出側プロセツサ３４２は現在のデータバ
ツフアリンク８１５の物理ページ番号とアクセス
保護ビツトを格納する最初のワード８１８をメモ
リーマツプ変換メモリー（第９図４６８）の出側
DMA装置３４６が発生するアドレスからの変換
に用いる場所へロードし、データバツフアアドレ
ス８１９とバイトカウント８２０を出側DMA装
置３４６へロードし、DMA装置はCPU系のメモ
リーからの指定されたデータワードをメモリー間
リンクアダプタの送信バツフアへ転送し、バイト
カウンタが０になるかあるいは256バイトが転送
され終るまでワード転送の度にデータバツフアア
ドレスが歩進（インクレメント）され、バイトカ
ウントが減算歩進（デクレメント）される。出側
プロセツサ３４２は出側DMA装置３４６からの
新しいデータバツフアアドレスとバイトカウント
をデータバツフアリンク・ワード８１９，８２０
へ格納し、もしバイトカウントが０であれば次の
データバツフアリンク・ワード８２１が検査さ
れ、もし更に別のデータバツフアリンクを指示し
ていればワード８２１がストリーム記述子ワード
８０５へ格納される。もし次のデータバツフアリ
ンク・ワード８２１がパケツトの終りまたは転送
の終り（（同時にパケツトの終り）を示せば、デ
ータブロツク（第１３図３８２）内の第５バイト
の制御バイトが既に選択されたメモリー間リンク
アダプタの送信バツフア３６３内に位置付けら
れ、データストリームの他端へ連絡するように修
正され、ストリームの他端からACK応答が所定
時間内に受付けられなければ時間切れとなるよう
に送信タイマーがワード８０３の第０〜７ビツト
にロードされる。但し出力パケツトストリーム記
述子ワー８０５内の現在のデータバツフアリンク
のアドレスは変化しない。完成したデータブロツ
クの送信は出側プロセツサが送信バツフアをメモ
リー間リンクアダプタの状況レジスタ（第１０図
３２３）へ設定することにより起動され、出側プ
ロセツサは走査メモリー３７２をアクセスしてポ
インタを次に処理するストリーム記述子へ進め
る。

入側プロセツサ３４１は接続されたメモリー間
リンクアダプタの状況レジスタ（第１０図３２
２）を連続的に走査し、受信されたデータブロツ
クは状況レジスタのフラグにより表示される。受
信したデータブロツクの第２バイトのデータスト
リーム番号と第４バイトの下位４ビツトの発信
CPU系番号をストリーム記述メモリー３７３内
のストリーム記述子のポインタとして用いること
により、入側プロセツサは受信したシーケンス番
号、即ちデータブロツク（第１３図３８２）内の
第４バイトの上位３ビツトがそのデータストリー
ムで前に受信したデータブロツクより１だけ増分
しているかを調べ、もしそうでなければ出側プロ
セツサによる送信のためにNACKが中間結果領
域８０９に格納され、メモリー間リンクアダプタ
の状況レジスタ（第１０図３２２）を空きに設定
することによりこれ以上のデータブロツクの処理
を停止する。もし受信したシーケンス番号が正し
く歩進されていれば各メモリー間リンクアダプタ
内の受信バツフアの走査を再開する。入側プロセ
ツサは出側プロセツサから転送されたACKまた
はNACKを可能性として含む制御バイト、即ち
データブロツクの第３バイトをストリーム記述子
８０１の中間結果領域８０９へ格納する。

もしパケツトの終了が受信した制御バイト、即
ちデータブロツク（第１３図３８２）の第４バイ
トに示されれば、入側プロセツサは出側プロセツ
サによる後の送信のためにそのパケツトに対する
ACKを中間結果領域８０９へ格納する。入力パ
ケツト内の現在のデータバツフアリンクのアドレ
スを格納しているストリーム記述子ワード８０８
をポインタとして用いることにより、入側プロセ
ツサは受信したデータを転送すべきCPU系メモ
リー内の場所を指示するデータバツフアリンクを
アクセスする。データバツフアリンク８２９，８
３０，８１７は前記のように５個の16ビツト・ワ
ードから成る。メモリー間リンクアダプタ受信バ
ツフア３６２内に受信したデータブロツクを
CPU系のメモリーへ転送するために入側プロセ
ツサはデータバツフアアドレス・ワード８２５と
バイトカウントト８２６を入側DMA装置３４５
へロードし、更に入側DMA装置には受信したデ
ータブロツク（第１３図３８２）の第５ビツトの
内容を１だけ歩進したもの、即ち受信したデータ
ブロツクに含まれる実際のデータバイト数を示す
ものがロードされる。現在のデータバツフアリン
ク８３０の最初のワード８２４は物理ページ番号
とアクセス保護ビツトを含み、これらはメモリー
マツプ変換メモリー（第９図４６８）の入側
DMA装置３４５により作られるアドレスからの
変換に用いられる場所へロードされる。入側
DMA装置３４５はメモリー間リンクアダプタの
受信バツフアからCPU系のメモリーへのデータ
ワードの転送を開始する。受信された実際のバイ
トカウントトが０になり全ての受信データがメモ
リーへ転送され終るか、またはバイトカウトが０
になつてメモリー内のバツフアが更に必要である
ことが示されるまで、ワードの転送の度にバツフ
アアドレスが歩進され、バイトカウントおよび実
際に受信したバイトカウントが減算歩進される。
バツフアの増強は入側プロセツサが次のデータバ
ツフアリンク・ワード８２８をアクセスし、その
内容をストリーム記述子８０８へロードし、それ
を他のバツフア位置を指示する次のデータバツフ
アリンクのポインタとして用いることによりなさ
れる。入側DMA装置３４５はそのデータバツフ
アリンクのデータバツフアアドレス８２５とバイ
トカウント８２６を入側DMA装置３４５へロー
ドし、入側DMA装置３４５内の実際のバイトカ
ウントが０になるまでデータ転送を続け、その後
入側DMA装置３４５からのデータバツフアアド
レスとバイトカウントがワード８２５と８２６へ
格納され、これにより入側プロセツサはメモリー
間リンクアダプタの状況レジスタ（第１０図３２
２）を空きに設定し、各メモリー間リンクアダプ
タの各受信バツフアの走査を再開する。パケツト
の開始がデータブロツクのパケツトの途中で制御
バイト、即ちデータブロツク（第１３図３８２）
の第５バイト内に受信されてパケツトの再送信が
指示されると、入側プロセツサは最初のデータバ
ツフアリンクのアドレスを入力パケツトにロード
し、ストリーム記述子ワード８０７を入力パケツ
トワード８０８内の現在のデータバツフアリンク
のアドレスへロードすることによりそのパケツト
のデータのCPU系のメモリーへの入力を再開す
る。入側プロセツサは更に全てのデータバツフア
リンクのデータバツフア長ワード８２７の内容を
用いてデータバツフアアドレス・ワード８２５と
バイトカウント８２６を複元し、メモリー間リン
クアダプタの受信バツフア３６２からCPU系の
メモリーへのデータ転送を上記のごとく継続す
る。データストリーム上でデータブロツクが受信
される度に入側プロセツサはストリーム記述子ワ
ード８０６の第０〜７ビツトの受信タイマーへロ
ードし、受信タイマーはストリーム記述子が走査
される度に減算歩進され、もし０になると、デー
タストリーム上のデータブロツクの制御バイトに
よりNACKが送信される。制御バイト、即ち送
信されたデータブロツク（第１３図３８２）に転
送の終了が受信されると、入側プロセツサは割込
制御装置３４８を介して割込みをかけ、且つその
原因を状況レジスタ３４９に格納することにより
CPU系に転送の完了を通知する。CPU系はデー
タストリームの入側および出側双方の転送完了を
示す割込みを待ち、両完成時に走査メモリー３７
２内のストリーム記述子のポインターワードを抹
消することによりデータストリームを閉設する。

回転ビツトROT、即ちストリーム記述ワード
８０２の第11ビツトがセツトされると、転送終了
を格納している次のデータバツフアリンク・ワー
ド８２１に達している出側プロセツサは前記のよ
うにデータバツフアリンクを複元し、出力パケツ
ト内の最初のバツフアリンク、即ちストリーム記
述ワード８０４のアドレスを出力パケツト内の現
在のデータバツフアリンク、即ちストリーム記述
ワード８０５のアドレスへロードし、それにより
CPU系内の出力パケツトを含むデータバツフア
リンクにより指示されるメモリーバツフアを連続
的に送信する。同様に入側プロセツサはデータブ
ロツクの制御バイト内の転送の終了を受信すると
前記のようにデータバツフアリンクを復元し、入
力パケツト内の最初のデータバツフアリンク、即
ちストリーム記述ワード８０７のアドレスを入力
パケツト内の現在のデータバツフア、即ちストリ
ームワード８０８のアドレスへロードし、それに
より入力パケツトを含むデータバツフアリンクに
より指示されるCPU系メモリー内のメモリーバ
ツフアに連続的に重ね書きを行う。データストリ
ーム両端のストリーム記述子に回転ビツトROT
が設定される場合は、連続的に転送される送信メ
モリーバツフアと連続的に重ね書きされる受信メ
モリーバツフアにより２つのCPU間のメモリー
間通信網を介した連続通信が可能となる。

メモリーマツプ、割込プロセツサおよびＤＭＡ 第１〜５図に示すCPU系は最大16Mワード
（16000Kワード、1K＝1024ワード）のアドレス
指定が可能であり、各ワードは16ビツト＋２パリ
テイビツトの構成である。物理的メモリーは連続
的なページに分割され、各ページは1Kワード
（1024ワード）から成り、０〜15999の番号を有
し、第０ページは物理的メモリーの０位置から始
まる。

アドレス源機器、即ち第５図のCPU２０１と
DMA制御装置２１６、および第１１図のメモリ
ー内DMA制御装置１３からメモリーへの全ての
アクセスは各アドレス源機器ごとに区別された
128Kワードの論理アドレス空間に対して行われ
る。第１６図に１つのアドレス源機器の論理アド
レス空間４９０が示され、この空間はこのアドレ
ス源機器からの17ビツトの論理アドレスのアドレ
ス範囲に対応してそれぞれ1Kワード×64ページ
の２つの部分４９５，４９６から成る。２つの部
分はアドレスの第17ビツトにより区別される。
CPU用の論理アドレス空間に対しては、第１部
分４９５はプログラムコードの格納に専用的に用
いられ、第２部分４９６はデータの格納に用いら
れる。DMA装置に対する論理アドレス空間は、
第１部分４９５は装置がメモリーを読出す時に用
いるアドレス空間を格納し、第２部分４９６はメ
モリーに書込む時に用いるアドレス空間を格納し
ている。論理アドレス空間と物理アドレス空間は
対応する必要がない。本発明のメモリーマツピン
グ方式のアドレス変換４９２は各論理ページとメ
モリー内の対応する物理ページの任意の構成との
間で変換を行う。

各アドレス源機器は各自の論理アドレス空間と
マツピングを有し、あるユーザが他のユーザのメ
モリー空間の読書きを出来なくすることにより本
発明の多重処理および多重アクセス環境における
ユーザ間の分離保護を行う。更に下記に述べるよ
うに、メモリーマツプは32の全論理アドレス空間
４９０に対する変換テーブルを有し、それにより
アドレス源機器（CPUまたはDMA装置）のユー
ザが変つた時に敏速に新しい論理アドレス空間へ
の変更が行え、また多重プログラミングおよび多
重利用環境におけるユーザの分離が行える。更に
物理的メモリーの各ページにはメモリーマツプの
変換テーブル内に２つのアクセス制御ビツトが付
属し、そのページに対する読出し、書込みの可
否、ページの不在等が示される。CPUがユーザ
プログラムを実行中（CPUがユーザモード中）、
メモリーマツプの各アドレス変換によりアクセス
制御ビツトが検査される。但し確信のあるオペレ
ーテイングシステムのソフトウエアを実行中
（（CPUがシステムモード中）の時はこれらのビ
ツトは強制力を持たない。DMA装置がメモリー
をアクセスする時、アクセス制御ビツトは常時検
査され、もし不許可のアクセスが企てられると
CPUに割込みが行われてオペレーテイングシス
テムにエラーに対する行動をとらせる。このよう
に機器およびユーザごとの個別の論理アドレス空
間、各物理ページに対するアクセス制御、および
CPUのユーザモードとシステムモード、等によ
り各ユーザによる他のユーザやオペレーテイング
システムのプログラムやデータの変更が防止され
る。

メモリーマツプの変換がアクセス制御ビツトを
ページ不在にセツトした物理ページに対して企て
られた時のページ不在の表示と割込みは仮想メモ
リーの手段に活用される。割込みにより起動され
るオペレーテイングシステムは周辺メモリー（デ
イスク、磁気テープ等）からの不在ページからの
内容を物理的メモリーへ移し、メモリー内の変換
テーブルを変更してアクセス可能にし、ユーザプ
ログラムを再スタートする。これによりユーザプ
ログラムは前にはメモリー内に見つけられなかつ
た場所をアクセスすることができる。このように
仮想メモリーは、物理的メモリーが周辺メモリー
によつて拡張されるため、実際の物理的メモリー
より大きな論理アドレス空間を可能にするもので
ある。アドレス源機器の17ビツトの論理アドレス
空間を24ビツトの物理アドレスへ変換することは
マツプ変換メモリー内の変換テーブルにより行わ
れる。変換テーブルは論理ページ番号を物理ペー
ジ番号へ変換し、ページ内のアドレスは変更しな
い。第１７図はＰバス上のCPU２０１とＣバス
上のDMA機器２１６の論理アドレスから物理ア
ドレスへの変換を示す。メモリーマツプは機器間
およびＰバスとＣバスで多重使用され、１度に１
台のアドレス源機器だけがメモリーマツプを使用
する。メモリーマツプの制御権を持つＰバスまた
はＣバス上のアドレス源機器２０１または２１６
をセグメントRAM４６０内の場所を呼出すのに
機器番号またはCPU番号０〜４を用い、更に
DMA機器はＣバス上のリードド／ライト（Ｒ／
Ｗ）線を用い、CPUはＰバス上のプログラム／
データ（Ｐ／Ｄ）線を用いる。セグメントRAM
４６０内の呼出された位置は出力として６桁のセ
グメント番号、即ちアドレスA11−A6をマツプ
変換メモリー４６８へ与え、マツプ変換メモリー
４６８内の64のセグメント変換テーブルの１つを
指定する。同時にアドレス源機器からの16アドレ
スビツトの内の上位６ビツト４６７がマツプ変換
メモリーのアドレスA5−A0として使われて変換
すべきセグメント内の論理ページ番号を指定す
る。マツプ変換メモリー４６８内の指示された位
置は出力として14ビツトの物理ページ番号４７
１，４７０（Ｄ１３〜Ｄ０）と、２ビツトのアク
セス制御ビツト４６１（Ｄ１５，Ｄ１４）と、パ
リテイビツト４６０（Ｄ１７，Ｄ１６）を出力す
る。論理ページ内の位置４６６は変更されずに物
理ページ内の位置４６９として用いられる。これ
により17ビツトの論理アドレスから24ビツトの物
理アドレスへの変換が完了する。もし物理アドレ
ス４７２がメモリーの1Mワード以内にあれば、
物理アドレスの第０〜19ビツトが論理アドレス源
機器のバス、即ちＰバスまたはＣバスへ返されて
これらの間に位置するメモリー第５図２０３）を
呼出す。もし物理アドレス４７２が１〜16Mワー
ドの間にあれば、全24ビツトの物理アドレスがメ
モリー拡張バス２０７へ送られてメモリー拡張バ
ス上のメモリー（第５図２０６）を呼出す。

CPU系内の制御メモリー、メモリーマツプ変
換メモリー、制御レジスタ、および状況レジスタ
は（物理アドレス空間の一部を除く）、システム
モード中にCPUのオペレーテイングシステムの
ソフトウエアによりのみ実行される特権的読書き
によつてのみアクセス可能である。但し例として
メモリーマツプ変換RAMへの書込みは、DMA
制御装置および割込前処理装置のマイクロコード
化されたプロセツサによりそれぞれの制御メモリ
ー内の情報に基ずいて行うことができる。この情
報は当初からオペレーテイングシステムにより書
込まれているので、CPU系の全ての制御メモリ
と状況および制御レジスタの保全性（インテグリ
テイ）は保証される。特権的読書きはメモリーマ
ツプによる変換なしに直接制御メモリーや制御・
状況レジスタを呼出す。第１８図は特権的読書き
の各種の形態を示す。

即ち、 Ａ……CPU２０１がマツプ変換RAM４６８（ア
ドレス変換テーブル）またはマツプ・セグメン
トRAM４６０内の読書きを行う。

Ｂ……CPU２０１が割込前処理制御メモリー４
４５内の読書きを行う。

Ｃ……CPU２０１がDMA制御装置４４８の制御
メモリー内の読書きを行う。

Ｄ……CPU２０１がメモリー拡張バス２０９上
の機器の制御メモリーまたは状況・制御レジス
ター内の読書きを行う。

Ｅ……割込前処理装置４４６がメモリー内DMA
転送のための論理アドレスから物理アドレスへ
の変換を行うためマツプ変換RAM４６８また
はセグメントRAM４６０への書込みを行う。

Ｆ……DMA制御装置４５０がDMA転送のため
の論理アドレスから物理アドレスへの変換を行
うためマツプ変換RAM４６８またはセグメン
トRAM４６０への書込みを行う。

特権的読書き以外の全てのアクセスはCPU系
の物理アドレス空間内のメモリーに対して行わ
れ、必ずCPU系のメモリーマツプを介して行わ
れる。第１９図はメモリーマツプを介するデータ
転送の各種の形態を示す。

即ち、 Ａ……CPU２０１がメモリー２０３を呼出す。

Ｂ……CPU２０１がメモリー拡張バス上のメモ
リー２０６を呼出す。

Ｃ……メモリー内DMA装置４１０がデータ送り
元および送り先としてのメモリー２０３を呼出
す。

Ｄ……メモリー内DMA装置４１０がデータ送り
元および送り先としてのメモリー拡張バス２０
９上のメモリー２０６を呼出す。

Ｅ……メモリー内DMA装置４１０がデータ送り
元（または送り先）としてのメモリー２０３、
およびデータ送り先（または送り元）としての
メモリー拡張バス２０９上のメモリー２０６を
呼出す。

Ｆ……ＣバスのDMA装置４０５がデータ送り元
（または送り先）としてのメモリー２０３、お
よびメモリー間リンクアダプタ４０９のデータ
送り先としての発信バツフア（またはデータ送
り元としての受信バツフア）を呼出す。

Ｇ……ＣバスのDMA装置４０５がデータ送り元
（または送り先）としてのメモリー拡張バス２
０９上のメモリー２０６、およびメモリー間リ
ンクアダプタ４０９のデータ送り先としての送
信バツフア（またはデータ送り元としての受信
バツフア）を呼出す。

第２０図はメモリーマツプ、内部バス構成、割
込前処理装置、およびメモリー内DMA装置を示
し、それらの機能を以下に詳細に説明する。Ｐバ
ス２０４上の各CPUがＰバスを介してメモリー
を呼出す場合、各CPU番号に対応するPREQ線
を“Ｌ”にしてＰバス要求をＰバス割当器２１２
へ送る。割当器２１２は３ビツトのPGRワード
に番号を表示してセレクタ９０１へ送ることによ
りCPUの内の１台を選択する。Ｃバス上の各
DMA制御装置もＣバスを呼出す場合は同様に
DMA番号に対応するＣ−REQ線を“Ｌ”にして
Ｃバス割当器２１３へ通知し、割当器２１３は３
ビツトのCGRワードに対応する番号を表示して
セレクタ９０１へ送ることによりその内の１台を
選択する。メモリー内DMA装置４１０は内部バ
ス２１５に動作的に接続されているが、Ｃバス２
０５上では０番のDMA制御装置として取扱われ
ていることが判る。更にＰバス割当器２１２は少
なくとも１台のCPUがアクセス要求する結果と
してPR信号を制御装置９０２へ送り、Ｃバス割
当器２１３はもし１台のDMA機器がアクセス要
求すればCR信号を送る。制御装置９０２は、Ｐ
バスまたはＣバス呼出元機器を選ぶ場合、Ｐバス
機器の時はＰ／Ｃ信号をセツトし、Ｃバス機器の
時はＰ／Ｃ信号をセツトすることにより行う。そ
れによりセレクタ９０１を介して内部バス２１５
のGRANT線へのPGR信号またはCGR信号を選
択する。更に制御装置９９０２はＰ／Ｃセツトの
場合はOP信号（オープンＰバス）によりバス分
離器２０９を開き、あるいはＰ／Ｃリセツトの場
合はOC信号（オープンＣバス）によりバス分離
器２１０を開く。これにより内部バス２１５の
GRANT線上のデータが選択されたＰバスまた
はＣバスへ送り出され、更に選択された要求元ア
ドレス源機器へ送り出され、その機器は機器番号
を認識した後そのアドレス線、データ線、および
制御線をバス（ＰバスまたはＣバス）へ開く。こ
れにより、もし特権的読書きのPRIV線が“Ｈ”
であれば、選択された機器からのアドレスが内部
バス２１５上にあり、特権的読書きデコーダ９０
３はアドレスAD０〜AD１５に基ずいてアクセ
ス位置に依存する信号を次の様に出力する。

(1) セグメントRAM４６０内のアドレスの場
合、SRMを出力し、セグメントRAM Ｒ／Ｗ
インターフエース９０４が所定のアクセスを行
う。

(2) マツプ変換RAM４６８内のアドレスの場
合、MTRを出力し、変換RAM Ｒ／Ｗインタ
ーフエース９０５が所定のアクセスを行う。

(3) 割込前処理装置４４６の制御メモリー４４５
内のアドレスの場合、IPRを出力し、割込前処
理Ｒ／Ｗインターフエース９０６が所定のアク
セスを行う。

(4) 拡張バス２０７上の制御メモリーまたは制
御・状況レジスタのアドレスの場合、EXTを
出力し、このEXT信号がバス分離器２１１を
拡張バス２０７へ開き、内部バス２１５からの
アドレス、信号、およびデータを通す。

(5) Ｃバス２０５上の制御メモリーまたは制御・
状況レジスタの場合、CCRが出力され、この
CCR信号がバス分離器２１０を開いて内部バ
スからのアドレス、信号、およびデータを通
す。

制御装置９０２は内部バス上の信号を監視して
特権的読書きの終了後バス分離器２０９，２１
０，２１１を閉じ、バス割当サイクルが再開され
る。

もし選択された機器が特権的読書きを行わずマ
ツプを介するデータ転送（PRIV線“Ｌ”）を行
つた場合、制御装置はアドレス線AD１０〜AD
１５（論理ページ番号）をラツチ回路９０８内に
保持してマツプ変換RAM４６８のアドレスA0〜
A5を指定する。更にセレクタ９０７はＰ／Ｃ信
号に依存してプログラムまたはデータがCPUか
ら送られることを示すバス線Ｐ／Ｄ、あるいは
DMA制御装置からの読出しまたは書込みを示す
バス線Ｒ／Ｗの一方を選択し、選ばれた信号は
Ｐ／Ｃ信号と共に３ビツトのGRANTワードと
組合わされてセグメントRAM４６０のアドレス
指定（A0〜A4）を行い、その出力はマツプ変換
RAM４６８のアドレス指定（A6〜A11）を行つ
てセグメント番号を指定する。マツプ変換RAM
４６８の出力は物理ページ番号Ｄ０〜Ｄ１３であ
り、これは制御装置９０２によりラツチ回路９０
９へ格納される。パリテイおよびアクセス制御ビ
ツトD14〜D17はパリテイ・アクセス制御回路９
１０へ送られ、この回路はもしパリテイ・エラー
あるいは保護ページに対する読書きを検出すると
割込を起動し、割込原因を割込受付回路９１１へ
送り、制御装置９０２はアクセス動作を終了させ
る。

もしページの誤りがなければ制御装置９０２は
HADDバス線をセツトしてＰバスまたはＣバス
上のアドレス源機器のアドレスAD１０〜AD１
９のバス伝達器を高インピーダンスにし、“Ｈ”
レベルのHADD線は選ばれた機器（Ｐバスまた
はＣバス上）のバス上のAD１０〜AD１９のた
めにバス分離器２０９または２１０の二方向バス
ドライバを反転させる。これによりバスはラツチ
回路９０９から駆動されるようになつて物理ペー
ジ番号を送る。アドレスAD0〜AD9は論理アド
レスから物理アドレスへ変換されないため、アド
レス源機器のバスはメモリー（第１９図２０３）
を呼出すための完全な物理アドレスを保持する。
もし物理アドレスがメモリー拡張バ２０７上のメ
モリー（第１９図２０６）の１〜16Mワードの範
囲内にあれば、AD20〜AD23検査回路９１２が
バス分離器２１１を開き、それにより合計24ビツ
トの物理アドレスをメモリー拡張バス２０７へ通
す。制御装置９０２は内部バス上の信号を監視
し、メモリーマツプを介する転送の完了後バス分
離器２０９，２１０，２１１を閉じ、バス割当サ
イクルが再開する。割込前処理装置４４６の機能
はCPU系内で発生する全ての割込を前処理し、
それにより各CPUが処理中の以下に説明するよ
うに仕込まれた割込みによつてのみ実際に割込ま
れるようにする。第２０図において、割込前処理
装置４４６は割込受付器９１１から割込信号と付
属する割込ベクトルを受ける。即ちＣバス２０５
上の機器から生じる割込みCIRTと、拡張バス上
の機器からの割込みEIRTと、前記のパリテイ・
アクセス制御回路９１０からの割込みである。割
込ベクトルは10ビツトのワードであり、割込発生
機器（あるいは原因）の番号と割込優先順位を含
む。割込前処理制御メモリー４４５は各実行中の
CPUの優先順位とマスクビツトを格納する場所
を含み、割込受付器９１１に送られて来る各割込
ベクトルは割込前処理装置４４６により、現在実
行中の各CPUのソフトウエア処理の優先順位を
格納する上記場所に対して比較され、もし送られ
て来た割込ベクトルがマスクビツトをセツトされ
ていない１台またはそれ以上のCPUの現在実行
中のソフトウエア処理のベクトルより大きい場
合、割込前処理装置４４６は対応する直接CPU
通知線を使つてこれらCPUの内の１台に割込み
をかける。割込前処理装置４４６から割込みをか
けられたCPUは特権的読込みを使つて制御メモ
リー４４５から割込ベクトルを取込む。もし受付
けた割込みの優先順位が実行中のどのCPUのも
のよりも低い時は、その割込みはCPUの優先順
位が割込みの優先順位より低くなるまで制御メモ
リー４４５内へ格納され、その後割込処理装置４
４６は選択したCPUに前記のように割込みをか
ける。メモリー内DMA装置４１０の機能は１ブ
ロツクの隣接するデータワードをCPU系メモリ
ーの１個所からCPU系メモリーの他の個所へ移
送することである。再び第２０図において、各
CPUはメモリー内DMA装置４１０によりメモリ
ー内DMA転送を定義する制御ブロツクを特権的
書込みを使つて制御メモリー４４５へ格納する。
最大64Kワードの移送を定義するメモリー内
DMA制御ブロツクはデータ移送元の論理始点ア
ドレスと、データ移送先の論理始点アドレスと、
移送するデータブロツクの大きさを示すワードを
含む。更に制御ブロツクは、データワード移送元
の論理アドレス空間およびデータワード移送先の
論理アドレス空間に対する論理アドレスから物理
アドレスへの変換を定義する２つの変換テーブル
を含む。割込前処理装置４４６は上記の制御ブロ
ツクで定義されたデータブロツクの移送を次のよ
うに行う。割込前処理装置はレジスタ９１３を介
してデータワードを転送し且つメモリー内DMA
回路４１０を介してマツプ変換RAM４６８を呼
出すことにより制御ブロツクの上記２つの変換テ
ーブルをマツプ変換RAM４６８内のメモリー内
DMA用読書きセグメントへロードする。割込前
処理装置は更に論理開始アドレスとワード数をメ
モリー内DMA回路４１０へロードし、それによ
り始点アドレスを歩進しながらレジスタ９１３を
転送の中継場所に使つてデータを１ワードづつ１
つの領域から他の領域へ移送する。その間各ワー
ドの移送の度にワード数を減算歩進し、その値が
０になると割込前処理装置４４６はデータブロツ
ク移送の完了を通知される。

周辺制御装置システム 次に第２１〜２２図を参照して周辺機器制御装
置システムを説明する。第２１図は本発明による
周辺機器制御装置システムの一実施例を示し、こ
の系は典形的には１台のクレート（crate＝プリ
ント板収容フレーム）に含まれ、クレート・イン
ターフエース・アダプタ（CIA）を介してメモリ
ー拡張バスに連絡している。第２１図にはＮ＋１
台の周辺処理装置が示され、それぞれランダムア
クセス・メモリー（RAM）とスイツチアダプタ
を付属している。その内の１組の周辺処理装置お
よび付属回路の詳細が動作説明用の第２２図に示
される。

第２１図のクレートはCIA６０３，６０４を介
してそれぞれのメモリー拡張バスに連絡するＡバ
ス６０１とＢバス６０２を有し、各バスは個別の
電源６０５，６０６にそれぞれ接続されている。
本発明によれば各周辺処理装置、例えば６０７は
３ポートを有するメモリー６０８に直接接続さ
れ、１つのポートはＡバスに、他のポートはＢバ
スに接続されている。第２１図には更に構成制御
アダプタ６０９が示され、それは構成バスを介し
て後述する構成制御処理装置に接続されている。
構成制御処理装置はシステム全体を監視して各種
モジユールからの状態情報（例えば線路PA、PB
を介して電源６０５，６０６を測定する）を制御
アタプタおよび構成バスを介して受ける。構成制
御処理装置は更にCPU系から情報を受ける。こ
の情報は例えばＮ番の入側電気通信線からのデー
タの紛失あるいは不正に関するメツセージであ
る。このようなメツセージは大部分アプリケーシ
ヨン・ソフトウエアにより作られ、選ばれた予備
信号がスイツチアダプタ６１０（Ｎ番）へ送られ
るように構成制御処理装置により取扱われる。ス
イツチアダプタは当技術分野で公知のトランジス
タスイツチ手段を有し、選ばれた予備信号を受け
た時に上記電気通信線をＮ番の周辺処理装置から
外してＮ＋１番の共通予備周辺処理装置に接続す
る。

本発明による上記の構成は公知の原理に比べて
障害補償を著るしく向上するものである。接続能
力もまた向上する。即ち第２１図に示すメモリー
は小部分に分割され、１つのメモリー部分は１台
の所属する周辺処理装置にだけ引渡される。知ら
されるように電気通信データを扱う処理の大部分
はデータの変換およびその行先の認知にある。こ
れらの機能は付属メモリーとの強い協力関係によ
り、またCPUの介入なしに周辺処理装置により
行うことができる。前処理されたデータはその後
メモリーに格納され、例えば他のCPU系への転
送に備えられる。電気通信データの変換は最新の
通信プロトコルに付属する広範囲のソフトウエア
プログラムの実行を含む。通信線用の周辺処理装
置の分割されたメモリー内の特定の通信プロトコ
ルに属するプログラムをプロトルコに従つてロー
ドすることにより入力線の標準化が達成される。
更に重要なことは上記のＮ＋１番の周辺処理装置
への切換の場合、Ｎ＋１番の周辺処理装置のメモ
リーへ障害周辺処理装置に対応するプロトコルプ
ログラムをロードすることができることである。

第２２図により周辺処理装置を更に詳細に説明
する。この図はＡバス、Ｂバス、メモリー拡張バ
ス、および上記のCIAを示す。メモリー６０８は
バス・インターフエース６１１，６１２をそれぞ
れ介してＡバスとＢバスに接続されている。図に
は更に構成制御レジスタ６１３、電流制限器６１
４、周辺機器６１５、割込制御装置６１６、制
御・状況レジスタ６１７、およびダイオード６１
８，６１９が示される。更に主制御線とデータ制
御線が示され、信号の向きが矢印で示される。但
し本発明の特徴に関する概念の説明に必要な構成
要素と線路のみを図示し以下に説明する。

初めに着目する部分は構成制御レジスタ６１３
であり、このレジスタは各種の方法で制御されて
ＡバスまたはＢバスを禁止にする。もし構成制御
処理装置がＡバスに接続するメモリー拡張バスの
マルチプロセツサ・システム内に障害を検出する
と、この構成制御処理装置はＡ禁止信号DAを構
成制御レジスタ６１３へ送り、その結果レギユレ
ータがＡバス・インターフエース６１１をＡバス
から切離す。但しＡバス・インターフエース６１
１の斜線部分およびＢバス・インターフエースの
同様の部分は線路daとdbをそれぞれ介して構成
制御レジスタ６１３の入力に接続されている。
DA信号はＡバスの禁止に加えてda信号を抑制す
る。daおよびdb信号はDAおよびDB信号によつ
て無効にされなければレジスタ６１３を制御して
バス・インターフエース６１１または６１２を許
可または禁止する。即ちバス・インターフエース
は各CPU自身によつても制御され得る。図から
判るように割込制御装置６１６からの割込信号
も、制御・状況レジスタ６１７との間のデータ転
送も禁止されたバス・インターフエースを介して
は送られない。従つて２つのCPU系のいずれか
が、CPU系自身あるいは監視系により制御され
るメモリー６０８へアクセスすることが可能であ
る。実際の状況は制御・状況レジスタ６１７内に
反映する。即ち１つのCPU系が他のCPU系の動
作、構成制御処理装置の行動、および周辺処理装
置６０７の動作について認識が与えられる。例え
ばレジスタ６１７は周辺処理装置内での自己診断
ルーチンの結果を保持する。もしスイツチアダプ
タ６１０（第２１図）がＮ番の周辺処理装置から
Ｎ＋１番の装置へ切換えられると、これらの周辺
処理装置の状況レジスタは切換条件を格納してい
ずれかのCPU系がどことデータの受渡しを行う
かを知るようにする。

第２１図のＮ＋１の冗長度と、２つのCPU系
によるメモリー６０８の切換えアクセスを組合せ
ることにより接続能力と障害補償能力に関して従
来の方式が大幅に改良される。更に信頼性向上の
ための第２２図に示すように二重の電源が接続さ
れる。二重電源は一般にはダイオード６１８，６
１９を介して、但し電流制限器６１４なしで負荷
の各機器に接続され、それにより１つの機器内で
の短絡が第２１図のクレート全体を遮断する。
（両電源をダイオード６１８，６１９を通して引
下げる）。これは電流制限器６７４により回避さ
れる。

構成制御処理 第２３〜２４図を参照して構成制御処理の詳細
を説明する。第２３図に示す構成制御処理装置の
存在は第２１図の説明で既に仮定した事である。

第２３図に示す構成制御処理装置（CCP）７
０１は別体の処理装置であつて、部分的に２つま
たはそれ以上のCPU系に接続されて情報を受け、
更に部分的に複数（本実施例では最大64）のクレ
ート構成制御アダプタ７０２（第２４図に詳しく
示す）に構成バス７０３を介して接続されてい
る。構成バス７０３は手動バツクアツプパネル
（MBP）７０４にも接続されている。上記の構成
要素を含むことにより本発明によるマルチプロセ
ツサ・コンピユータシステムの総合的性能が向上
する。即ち、障害のある多重処理装置は故意でな
い限りコンピユータ・システムに再構成されるこ
とはない。構成制御処理装置の機能は手動バツク
アツプパネルにより安全保証されている。手動バ
ツクアツプパネルはまた監視とエラーの表示を行
う。以下の第２３〜２４図の説明は一例によるも
のであり、構成制御処理の別の遂行も本発明の範
囲内で可能である。

CCP装置７０１は少なくとも２つのCPU系か
らこれらの系内の欠陥についての情報を受け、コ
ンピユータシステムの必要な部分的切離しの決定
を行うように構成されている。CCP装置は二重
直列ビツト転送線路を介して適当なCPU系の割
込前処理装置（第２図１４）に接続されるのが好
ましいが、CCP装置が受ける情報は１つのCPU
系の多くの場所で発生するものであつても良い。
図に示す記録用プリンタに変更を読出しても良
い。

直列構成バス７０３を介してクレート構成アダ
プタの制御と監視がバス７０３の代替経路７０
５，７０６を使つてCCP装置またはMBP制御装
置により行われる。一度に１つの経路だけが能動
的であり、その能動経路はCCP装置およびMBP
制御装置内の選択手段により自動あるいは手動で
決定される。CCP装置内の選択手段は単安定回
路７０７を有して動作を止めるべき処理装置に直
列のスイツチ７０８を駆動し、それにより経路７
０６が接点７１０により切離され、同時にMBP
制御装置内のリレーが無励磁にされて接点７１２
が経路７０５を接続し、その結果クレート構成ア
ダプタがCCP装置からMBP制御装置へ引渡され
る。

MBP制御装置７０４は複数のスイイツチ７１
３を有し、これらは手動で設定されて系全体の構
成を定着する。MBP制御装置は更に走査手段
（図示しない）を有して、接点７１２が閉じた時
に各スイツチ７１３の設定状態を走査して調べそ
の構成情報としてクレート構成アダプタ７０２へ
読出す。スイツチ７１１も手動で操作され、「手
動」の位置で単安定回路７０７の機能を無効にし
てクレート構成アダプタの制御をMBP制御装置
へ引渡す。これは修理のためにCCP装置を切離
す時の便宜的機能である。スイツチ７１１の「手
動」への設定は＋5V信号の立下りに感応する割
込前処理装置により検出されることになる。

第２４図は第２３図中で構成バス７０３に接続
されているクレート構成アダプタ７０２の一実施
例を示す。以下の説明に重要でない線路を除き、
構成バス７０３の線路７０６は５本の線を含み、
その内の２本はクレート構成アダプタへの直列受
信信号用、３本はクレート構成アダプタからの直
列送信信号用である。受信信号はCCP装置内の
バス送出器７２０で作られ、光電カツプラ７２２
を介してクレート構成アダプタ内の直列送受信器
７２１へ送られる。信号は直列送受信器７２１か
ら、上記３本の内の１本から給電される光電カツ
プラ７２３を介してCCP装置内のバスレシーバ
７２４に接続された残り２本へ送られる。上記の
バス送出器、バスレシーバ、および光電カツプラ
は当技術分野において常用のものでありこれ以上
の説明を省く。着目すべきことは上記の結果とし
て構成バスが各クレート構成アダプタから動電気
的に絶縁されることである。光電カツプラ７２
５，７２６は経路７０５のそれぞれの線路に接続
されているものと理解される。

公知の結線あるいは回路を介して直列送受信器
７２１が受けた信号は第２４図の右端に示す複数
の出力線へ変換して出力される。最上部の５本の
線は例えば第２１図の選択予備バスを構成して、
「スイツチ・イネーブル」が出された時、所属す
る周辺処理装置から切離して共通予備周辺処理装
置へ接続するべき最大16台のスイツチアダプタ６
１０の内の１台を選択する。別の出力線は第２２
図におけるＡバス・インターフエース６１１また
はＢバス・インターフエース６１２の片方を禁止
する線路DA，DBに指定することができ、この
場合最大16＋１の小分化メモリー６０８を制御す
るために合計34本の線が必要である。更に別の出
力線は第１０図のメモリー間リンクアダプタの送
受信器３１２，３１３へ接続してこれらのリンク
アダプタを禁止させることができる。クレート構
成アダプタは検査信号を受け、且つこれらの信号
を構成バスへ送るように構成されている。例えば
冷却フアンの圧力差を示すオン・オフ信号は直接
直列送受信器７２１へ入力し、アナログ信号をＡ
−Ｄコンバータとマルチプレクサを介して受けて
も良い。アナログ信号線は例えば電源の電圧電流
を検出する線路PA，PB（第２１図）であり、ク
レート内の温度等を調べるために別の線路を設け
ても良い。これらの検査信号はもしスイツチ７１
０が閉じれば直列送受信器７２１により公知の駆
動回路を介して構成制御処理装置７２１へ送られ
変換される。あるいはもしスイツチ７１２が閉じ
れば状態の表示以外に行動が生じない。

次に構成制御装置の機能の二三の例を挙げる。
今、CPU系が自己診断ルーチンにより障害を検
知したとすると、メツセージがその系の割込前処
理装置を介し、メツセージを分析してマルチプロ
セツサ・コンピユータシステムから部分的あるい
は全面的に切離すかを決定するためのプログラム
とテーブルを有する構成制御装置へ送られる。も
しメモリー間通信網からCPUだけを切離す決定
がなされると、構成制御装置は問題となつている
クレート構成アダプタへ向けてメツセージを送つ
て各送受信器を禁止状態にして全てのリンクアダ
プタ（第１０図））を切離させる。次にCPU系全
体を切離す場合は、同様に構成制御装置によりメ
ツセージが発せられて問題のクレート構成アダプ
タに例えば全小分化メモリーのDA信号（第２２
図）を出させて障害のあるCPU系のＡバスを切
離す。別の例として、CPUのプロトコルが周辺
処理装置、例えば第２１図の６０７の障害を検知
することができるかも知れない。この場合は構成
制御装置が問題のクレート構成アダプタにスイツ
チアダプタ６１０のアドレス「スイツチ・イネー
ブル」信号を発行させて、第２１図により説明し
たようにスイツチアダプタを共通予備周辺処理装
置へ切換える。各クレート構成アダプタとこれら
のアダプタに共通の構成制御装置との間の通信は
２つのモードで確立することが望ましい。送信モ
ードではCCP装置は２バイトを発行し、第１バ
イトは問題のクレート構成アダプタのクレートア
ドレス、第２バイトはクレート構成アダプタによ
り出力される命令を定着する。受信モードでは
CCP装置はやはり２バイトを発行し、第１バイ
トは問題のクレート構成アダプタのクレートアド
レスであり、第２バイトはCCP装置へ監視のた
めに送るべき直列送受信器７２１への入力信号の
組合せを識別する。それによりCCP装置はシス
テム全体の状態、例えば電源電圧を監視すること
ができる。

あるいは構成制御処理は上記の形式のCPU系
によつて実行することもでき、この場合構成制御
装置はメモリー間通信網を介してマルチプロセツ
サ・コンピユータシステムの他のCPU系と相互
接続されている。