JPH0572110B2 - - Google Patents
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- Publication number
- JPH0572110B2 JPH0572110B2 JP55146954A JP14695480A JPH0572110B2 JP H0572110 B2 JPH0572110 B2 JP H0572110B2 JP 55146954 A JP55146954 A JP 55146954A JP 14695480 A JP14695480 A JP 14695480A JP H0572110 B2 JPH0572110 B2 JP H0572110B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- semiconductor
- input
- source
- type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Protection Of Static Devices (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】
本発明は、例えば相補型集積回路に好適な入力
保護回路装置に関するものである。
保護回路装置に関するものである。
CMOS LSI、特にCMOSメモリにおいて、
CMOS前段に設けられる入力保護回路は信頼性
良く動作させることが必要である。しかし、こう
した保護回路として、例えばＮ型基板に形成した
Ｐ型ウエル内に保護用の接合型ダイオードを設け
た場合、高集積化が進むにつれて内部ゲートのゲ
ート酸化膜を薄くすると、ダイオードの降伏電圧
以下の電圧でも内部ゲートの破壊が生じることが
ある。これを是正するために、ダイオードの接合
にオーバーラツプさせてMIS構造を形成し、これ
により表面近傍でのブレークダウンを促進してゲ
ート破壊を防止することが考えられるが、この場
合はPN接合が破壊され易いことが分つた。
CMOS前段に設けられる入力保護回路は信頼性
良く動作させることが必要である。しかし、こう
した保護回路として、例えばＮ型基板に形成した
Ｐ型ウエル内に保護用の接合型ダイオードを設け
た場合、高集積化が進むにつれて内部ゲートのゲ
ート酸化膜を薄くすると、ダイオードの降伏電圧
以下の電圧でも内部ゲートの破壊が生じることが
ある。これを是正するために、ダイオードの接合
にオーバーラツプさせてMIS構造を形成し、これ
により表面近傍でのブレークダウンを促進してゲ
ート破壊を防止することが考えられるが、この場
合はPN接合が破壊され易いことが分つた。
本発明は、次段回路を効果的に保護すると共に
破壊電圧の大きい高信頼性の入力保護回路を提供
することを目的とするものである。
破壊電圧の大きい高信頼性の入力保護回路を提供
することを目的とするものである。
本発明の構成によれば、半導体基板に相補型の
一対のMISFETを形成してなる相補型集積回路
に対する入力保護回路装置において、PN接合に
よつて半導体基板の他の部分から区画された第１
導電型の第１半導体ウエル領域内に第２導電型の
第２半導体領域が複数個形成され、これら第２半
導体領域の少なくとも１つが入力に結合され、こ
の入力側の領域がこれと隣接する前記第１半導体
ウエル領域との間でPN接合型ダイオードを構成
するようにするとともに、前記入力側の領域と前
記第２半導体領域の他の領域とがそれぞれMIS型
電界効果トランジスタのドレイン及びソース領域
として構成され、かつ、このソース領域と前記
MIS型電界効果トランジスタのゲートとが互に接
続されて成り、前記ソース領域及びドレイン領域
を囲むように、前記第１半導体ウエル領域内に第
１導電型の高濃度の第３半導体領域が形成され、
この第３半導体領域を前記ソース領域及びゲート
とともに基準電位源に接続するように構成したこ
とを特徴とする。
一対のMISFETを形成してなる相補型集積回路
に対する入力保護回路装置において、PN接合に
よつて半導体基板の他の部分から区画された第１
導電型の第１半導体ウエル領域内に第２導電型の
第２半導体領域が複数個形成され、これら第２半
導体領域の少なくとも１つが入力に結合され、こ
の入力側の領域がこれと隣接する前記第１半導体
ウエル領域との間でPN接合型ダイオードを構成
するようにするとともに、前記入力側の領域と前
記第２半導体領域の他の領域とがそれぞれMIS型
電界効果トランジスタのドレイン及びソース領域
として構成され、かつ、このソース領域と前記
MIS型電界効果トランジスタのゲートとが互に接
続されて成り、前記ソース領域及びドレイン領域
を囲むように、前記第１半導体ウエル領域内に第
１導電型の高濃度の第３半導体領域が形成され、
この第３半導体領域を前記ソース領域及びゲート
とともに基準電位源に接続するように構成したこ
とを特徴とする。
以下、本発明の実施例を図面について述べる。
本例によるCMOS用入力保護回路では、Ｎ型Si
基板１内にＰ型ウエル２が拡散形成され、このウ
エルにはN+型拡散領域３，７が形成されている。
拡散領域３は入力に接続されることにより、領域
２との間に接合型ダイオードが構成されている。
また、拡散領域３，７間に薄いゲート酸化膜８及
びゲート電極６からなるゲートが設けられ、拡散
領域３をドレイン領域、７をソース領域とする
MIS型電界効果トランジスタ（MIS型FET）が
構成されている。このFETにおいては、ソース
とゲートが互いに接続され、かつ低電位の電源に
接続されている。なお、５はLOCOS法による
SiO2膜、４は上記低電位源に接続されたP+型拡
散領域である。
基板１内にＰ型ウエル２が拡散形成され、このウ
エルにはN+型拡散領域３，７が形成されている。
拡散領域３は入力に接続されることにより、領域
２との間に接合型ダイオードが構成されている。
また、拡散領域３，７間に薄いゲート酸化膜８及
びゲート電極６からなるゲートが設けられ、拡散
領域３をドレイン領域、７をソース領域とする
MIS型電界効果トランジスタ（MIS型FET）が
構成されている。このFETにおいては、ソース
とゲートが互いに接続され、かつ低電位の電源に
接続されている。なお、５はLOCOS法による
SiO2膜、４は上記低電位源に接続されたP+型拡
散領域である。
このように、入力部において接合ダイオードと
MIS型FET（又はダイオード）とを並列に挿入す
れば、ダイオードの降伏電圧によつて内部ゲート
に伝播する電圧が規定されてその保護が有効に図
られる。その上、MIS型ダイオードのプレートダ
ウン電圧はチヤンネル長によつて変わるから、適
当なチヤンネル長を選べば所望のブレークダウン
電圧に設定することができる。この結果、ゲート
保護の効果を高め得るだけでなく、保護回路自身
の破壊電圧を上げることができることになる。
MIS型FET（又はダイオード）とを並列に挿入す
れば、ダイオードの降伏電圧によつて内部ゲート
に伝播する電圧が規定されてその保護が有効に図
られる。その上、MIS型ダイオードのプレートダ
ウン電圧はチヤンネル長によつて変わるから、適
当なチヤンネル長を選べば所望のブレークダウン
電圧に設定することができる。この結果、ゲート
保護の効果を高め得るだけでなく、保護回路自身
の破壊電圧を上げることができることになる。
本発明によれば、Ｐ型ウエル領域２内におい
て、接合ダイオードとMISFETとの並列保護素
子がP+型領域４によつて取囲まれ、該領域４が
基準電位源（低電位源）に電気的接続されるよう
に構成されるので、サージ電圧等の異常電圧に対
してMISFET又は接合ダイオードが動作した際、
異常電流はソース領域又はP+型取囲み領域４を
通して基準電位源に側路される。その結果、それ
らの保護素子が動作した際にウエル内に発生する
好しくないキヤリア（少数キヤリア）がウエル２
のPN接合を越えて基板１に注入されるのを防止
することができる。このために、特にCMOSIC
において生ずるラツチアツプ現象（等価的な
PNPN素子構造によつて発生するサイリスタ現
象）を防止することができるとともに、
CMOSICの論理回路がメモリ回路に対するノイ
ズ信号の発生を防止できる。
て、接合ダイオードとMISFETとの並列保護素
子がP+型領域４によつて取囲まれ、該領域４が
基準電位源（低電位源）に電気的接続されるよう
に構成されるので、サージ電圧等の異常電圧に対
してMISFET又は接合ダイオードが動作した際、
異常電流はソース領域又はP+型取囲み領域４を
通して基準電位源に側路される。その結果、それ
らの保護素子が動作した際にウエル内に発生する
好しくないキヤリア（少数キヤリア）がウエル２
のPN接合を越えて基板１に注入されるのを防止
することができる。このために、特にCMOSIC
において生ずるラツチアツプ現象（等価的な
PNPN素子構造によつて発生するサイリスタ現
象）を防止することができるとともに、
CMOSICの論理回路がメモリ回路に対するノイ
ズ信号の発生を防止できる。
以上、本発明を例示したが、上述の例は本発明
の技術的思想に基いて更に変形が可能である。例
えば、入力側の拡散領域３は複数個形成すること
ができ、MIS型ダイオードも従つて複数個並列接
続してもよい。また、各半導体領域の導電型を変
換してよいし、MIS−FETはAlゲートやポリSi
ゲートとしてもよい。本発明は一般にCMOSIC
に適用できる。
の技術的思想に基いて更に変形が可能である。例
えば、入力側の拡散領域３は複数個形成すること
ができ、MIS型ダイオードも従つて複数個並列接
続してもよい。また、各半導体領域の導電型を変
換してよいし、MIS−FETはAlゲートやポリSi
ゲートとしてもよい。本発明は一般にCMOSIC
に適用できる。
本発明は、上述したように、入力側の第２半導
体領域と第１半導体領域と間で接合型ダイオード
を構成すると共に、残りの第２半導体領域との間
にもMIS型FETを構成し、その残りの第２半導
体領域をソースとしてゲートに接続しているの
で、接合型ダイオードとMIS型ダイオードとが並
列に入ることになり、MIS型FETのチヤンネル
長を選ぶことによつて所望のブレークダウン電圧
を設定することができる。従つて、ブレークダウ
ン電圧を下げて次段回路を効果的に保護できる上
に、保護回路自身の破壊強度を高めることができ
る。
体領域と第１半導体領域と間で接合型ダイオード
を構成すると共に、残りの第２半導体領域との間
にもMIS型FETを構成し、その残りの第２半導
体領域をソースとしてゲートに接続しているの
で、接合型ダイオードとMIS型ダイオードとが並
列に入ることになり、MIS型FETのチヤンネル
長を選ぶことによつて所望のブレークダウン電圧
を設定することができる。従つて、ブレークダウ
ン電圧を下げて次段回路を効果的に保護できる上
に、保護回路自身の破壊強度を高めることができ
る。
図面は本発明の実施例を示すものであつて、第
１図はCMOS用入力保護回路装置の断面図、第
２図はその等価回路図である。 なお、図面に用いられている符号において、３
は入力側のN+型拡散領域、６はゲート電極、７
はソース領域である。
１図はCMOS用入力保護回路装置の断面図、第
２図はその等価回路図である。 なお、図面に用いられている符号において、３
は入力側のN+型拡散領域、６はゲート電極、７
はソース領域である。
Claims (1)
- 【特許請求の範囲】 １ Ｎ型半導体基板に相補型の一対のMISFET
を形成してなる相補型集積回路に対する入力保護
回路装置において、 PN接合によつてＮ型半導体基板の他の部分か
ら区画されたＰ型の半導体ウエル領域内にＮ型の
高濃度のＮ＋の半導体領域が複数個形成され、 これらのＮ＋の半導体領域の少なくとも１つが
入力に結合され、 この入力側の領域がこれと隣接する前記Ｐ型の
半導体ウエル領域との間でPN接合型ダイオード
を構成するようにするとともに、 前記入力側の領域と前記Ｎ＋の半導体領域の他
の領域とがそれぞれMIS型電界効果トランジスタ
のドレイン及びソース領域として構成され、か
つ、このソース領域と前記MIS型電界効果トラン
ジスタのゲートとが互に接続されてなり、 前記ソース領域及びドレイン領域を囲むよう
に、前記Ｐ型の半導体ウエル領域内にＰ型の高濃
度のＰ＋半導体領域が形成され、 このＰ＋半導体領域を前記ソース領域及びゲー
トとともに基準電位源に接続するように構成した
ことを特徴とする入力保護装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55146954A JPS5771179A (en) | 1980-10-22 | 1980-10-22 | Input protective circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55146954A JPS5771179A (en) | 1980-10-22 | 1980-10-22 | Input protective circuit device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5771179A JPS5771179A (en) | 1982-05-01 |
| JPH0572110B2 true JPH0572110B2 (ja) | 1993-10-08 |
Family
ID=15419327
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55146954A Granted JPS5771179A (en) | 1980-10-22 | 1980-10-22 | Input protective circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5771179A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59218764A (ja) * | 1983-05-27 | 1984-12-10 | Hitachi Ltd | 半導体集積回路装置 |
| JPS6164152A (ja) * | 1984-09-06 | 1986-04-02 | Fujitsu Ltd | Ｃ−ｍｏｓ回路 |
| JP2676888B2 (ja) * | 1989-03-10 | 1997-11-17 | 富士通株式会社 | 半導体装置 |
| JPH0396273A (ja) * | 1989-09-08 | 1991-04-22 | Nec Corp | 相補型ｍｉｓ半導体装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6025910B2 (ja) * | 1976-06-29 | 1985-06-20 | 株式会社東芝 | 入力保護回路 |
-
1980
- 1980-10-22 JP JP55146954A patent/JPS5771179A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5771179A (en) | 1982-05-01 |
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