JPH0572158A - 半導体装置におけるシリコン基板の評価方法 - Google Patents
半導体装置におけるシリコン基板の評価方法Info
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- JPH0572158A JPH0572158A JP23752291A JP23752291A JPH0572158A JP H0572158 A JPH0572158 A JP H0572158A JP 23752291 A JP23752291 A JP 23752291A JP 23752291 A JP23752291 A JP 23752291A JP H0572158 A JPH0572158 A JP H0572158A
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Landscapes
- Investigating Or Analyzing Materials By The Use Of Electric Means (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】
【目的】 作製された半導体デバイスの電気的特性か
ら、シリコン基板を容易に評価できるシリコン基板の評
価方法を得る。 【構成】 シリコン基板の複数の作製条件と所定のシリ
コン基板を用いて試料を作成し、この試料の電気的特性
図を予め作成しておき、この電気的特性図から他のシリ
コン基板の特性を評価する。
ら、シリコン基板を容易に評価できるシリコン基板の評
価方法を得る。 【構成】 シリコン基板の複数の作製条件と所定のシリ
コン基板を用いて試料を作成し、この試料の電気的特性
図を予め作成しておき、この電気的特性図から他のシリ
コン基板の特性を評価する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の検査方法に
係り、特に半導体素子におけるシリコン基板の評価方法
に関するものである。
係り、特に半導体素子におけるシリコン基板の評価方法
に関するものである。
【０００２】
【従来の技術】半導体デバイス用シリコン基板は、単結
晶作業方法の種類、ｐ，ｎ形のタイプ，厚み，比抵抗お
よびダスト量を仕様指定して購入し、業者の試験検査表
に基づいて抜取りの受入れ検査を行っていた。
晶作業方法の種類、ｐ，ｎ形のタイプ，厚み，比抵抗お
よびダスト量を仕様指定して購入し、業者の試験検査表
に基づいて抜取りの受入れ検査を行っていた。
【０００３】
【発明が解決しようとする課題】電力用半導体デバイス
は、不純物拡散深さが大きいため、シリコン基板の評価
項目として一般にあげられる内容が同じであって、かつ
同じ条件の製造プロセスを経ても、特性にバラツキが生
じやすい。
は、不純物拡散深さが大きいため、シリコン基板の評価
項目として一般にあげられる内容が同じであって、かつ
同じ条件の製造プロセスを経ても、特性にバラツキが生
じやすい。
【０００４】それは、基板の比抵抗などでは評価しきれ
ない結晶欠陥の微妙な違いによりデバイス作製時の不純
物拡散状態が影響されることに主因がある。
ない結晶欠陥の微妙な違いによりデバイス作製時の不純
物拡散状態が影響されることに主因がある。
【０００５】そこで、一般にデバイスの断面を顕微鏡な
どで測定するが、これは破壊検査であり、検査に時間が
かかる。
どで測定するが、これは破壊検査であり、検査に時間が
かかる。
【０００６】本発明は上述の問題点に鑑みてなされたも
ので、その目的は、作製された半導体デバイスの電気的
特性から、シリコン基板を容易に評価できるシリコン基
板の評価方法を提供することである。
ので、その目的は、作製された半導体デバイスの電気的
特性から、シリコン基板を容易に評価できるシリコン基
板の評価方法を提供することである。
【０００７】
【課題を解決するための手段】本発明は上記目的を達成
するために、半導体素子の作製条件と代表的なシリコン
基板を用いて試料を作製し、この試料を基に予め特性図
を作成するとともに、この特性図に基づいて他のシリコ
ン基板の特性を評価する。
するために、半導体素子の作製条件と代表的なシリコン
基板を用いて試料を作製し、この試料を基に予め特性図
を作成するとともに、この特性図に基づいて他のシリコ
ン基板の特性を評価する。
【０００８】
【作用】複数の作製条件と代表的シリコン基板を用いて
試料を作製し、最も敏感に変化する特性について特性図
をあらかじめ作成し（初回だけ綿密に）この特性図を基
に、非破壊的に、簡便に、直接的数値評価には表れない
シリコン基板の特性を評価する。
試料を作製し、最も敏感に変化する特性について特性図
をあらかじめ作成し（初回だけ綿密に）この特性図を基
に、非破壊的に、簡便に、直接的数値評価には表れない
シリコン基板の特性を評価する。
【０００９】
【実施例】以下に本発明の実施例を図１〜図２を参照し
ながら説明する。
ながら説明する。
【００１０】図１は本発明の実施例による半導体装置に
おけるシリコン基板の評価方法を実施するための特性
図、図２は評価対象とする半導体装置である静電誘導サ
イリスタ（ＳＩサイリスタ）の模式パターン図である。
おけるシリコン基板の評価方法を実施するための特性
図、図２は評価対象とする半導体装置である静電誘導サ
イリスタ（ＳＩサイリスタ）の模式パターン図である。
【００１１】図２において１はＰ+層からなるシリコン
（Ｓｉ）基板、２はｎ+層、３はｎ-層、４はｎ+層、５
はｐ+層である。シリコン基板１にはｎ-層３とこれより
薄いｎ+層２が形成され、さらにｎ-層３にはｎ+層４と
ｐ+層５が拡散されており、これによってエピ基板６が
形成される。７はｐ+層１に形成された金属層でアノー
ドＡを形成し、８はｎ+層４に設けられた金属層でカソ
ードＫを形成すると共に、９はｐ+層５に形成された金
属層でカソードＧ１，Ｇ２を形成する。１０は酸化膜で
ある。
（Ｓｉ）基板、２はｎ+層、３はｎ-層、４はｎ+層、５
はｐ+層である。シリコン基板１にはｎ-層３とこれより
薄いｎ+層２が形成され、さらにｎ-層３にはｎ+層４と
ｐ+層５が拡散されており、これによってエピ基板６が
形成される。７はｐ+層１に形成された金属層でアノー
ドＡを形成し、８はｎ+層４に設けられた金属層でカソ
ードＫを形成すると共に、９はｐ+層５に形成された金
属層でカソードＧ１，Ｇ２を形成する。１０は酸化膜で
ある。
【００１２】例えば、図２に示すＳＩサイリスタの場
合、ゲート拡散深さｘｊとチャンネル幅の組合せで特性
が設計される。特に、オフ状態のアノード・カソード間
の耐電圧（ブロッキング電圧）は拡散状態によって大き
く左右される。
合、ゲート拡散深さｘｊとチャンネル幅の組合せで特性
が設計される。特に、オフ状態のアノード・カソード間
の耐電圧（ブロッキング電圧）は拡散状態によって大き
く左右される。
【００１３】そこで、いくつかの作製条件と代表的基板
について特性図を作成する。これをもとに、作製された
デバイス特性から拡散深さと横方向広がりを推定し、使
用したシリコン基板を評価する。
について特性図を作成する。これをもとに、作製された
デバイス特性から拡散深さと横方向広がりを推定し、使
用したシリコン基板を評価する。
【００１４】特性図の例を図１に示す。図１においてチ
ャンネル幅の一値は図２におけるゲートが点線のように
重なっていること、またパターンＡ〜ＣはゲートＧ１と
Ｇ２間の距離の違いを示している。
ャンネル幅の一値は図２におけるゲートが点線のように
重なっていること、またパターンＡ〜ＣはゲートＧ１と
Ｇ２間の距離の違いを示している。
【００１５】ここで、各特性線Ａ〜Ｃにおいてシリコン
基板結晶特性が悪い場合程左側のデータとなる。
基板結晶特性が悪い場合程左側のデータとなる。
【００１６】
【発明の効果】本発明は、以上の如くであって、複製の
作製条件と代表的シリコン基板を用いて試料を作製し、
最も敏感に変化する特性について特性図をあらかじめ作
製し（初回だけ綿密に）この特性図を基に、非破壊的
に、簡便に、直接的数値評価には表れないシリコン基板
の特性を評価するものであるから、作製されたデバイス
の非破壊的電気特性測定結果より、シリコン基板内部の
評価ができ、抵抗率など直接的数値では表現されない結
晶の特性（例えば結晶欠陥状況）を評価できると共に、
製造プロセスの簡便な管理手法として利用することがで
きる。
作製条件と代表的シリコン基板を用いて試料を作製し、
最も敏感に変化する特性について特性図をあらかじめ作
製し（初回だけ綿密に）この特性図を基に、非破壊的
に、簡便に、直接的数値評価には表れないシリコン基板
の特性を評価するものであるから、作製されたデバイス
の非破壊的電気特性測定結果より、シリコン基板内部の
評価ができ、抵抗率など直接的数値では表現されない結
晶の特性（例えば結晶欠陥状況）を評価できると共に、
製造プロセスの簡便な管理手法として利用することがで
きる。
【図１】本発明の実施例による半導体装置におけるシリ
コン基板の評価方法を示す特性図。
コン基板の評価方法を示す特性図。
【図２】本発明を適用する半導体装置の一例である静電
誘導サイリスタの模式パターン図。
誘導サイリスタの模式パターン図。
１…ｐ+層，２…ｎ+層，３…ｎ-層，４…ｎ+層，５…ｐ
+層，６…Ｓｉエピ基板，７，８，９…金属層，１０…
酸化膜，Ａ…アノード，Ｋ…カソード，Ｇ１，Ｇ２…ゲ
ート。
+層，６…Ｓｉエピ基板，７，８，９…金属層，１０…
酸化膜，Ａ…アノード，Ｋ…カソード，Ｇ１，Ｇ２…ゲ
ート。
Claims (1)
- 【請求項１】 半導体素子の作製条件と代表的なシリコ
ン基板を用いて試料を作製し、この試料を基に予め特性
図を作成するとともに、この特性図に基づいて他のシリ
コン基板の特性を評価することを特徴とする半導体装置
におけるシリコン基板の評価方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23752291A JPH0572158A (ja) | 1991-09-18 | 1991-09-18 | 半導体装置におけるシリコン基板の評価方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23752291A JPH0572158A (ja) | 1991-09-18 | 1991-09-18 | 半導体装置におけるシリコン基板の評価方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0572158A true JPH0572158A (ja) | 1993-03-23 |
Family
ID=17016578
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23752291A Pending JPH0572158A (ja) | 1991-09-18 | 1991-09-18 | 半導体装置におけるシリコン基板の評価方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0572158A (ja) |
-
1991
- 1991-09-18 JP JP23752291A patent/JPH0572158A/ja active Pending
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