JPH0572293A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0572293A JPH0572293A JP3234242A JP23424291A JPH0572293A JP H0572293 A JPH0572293 A JP H0572293A JP 3234242 A JP3234242 A JP 3234242A JP 23424291 A JP23424291 A JP 23424291A JP H0572293 A JPH0572293 A JP H0572293A
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- JP
- Japan
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- output
- terminal
- signal
- state
- buffer
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 14
- 239000000872 buffer Substances 0.000 claims abstract description 44
- 238000010586 diagram Methods 0.000 description 5
- 230000002950 deficient Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Testing Of Individual Semiconductor Devices (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】
【目的】出力バッファをハイ・インピーダンス状態に設
定する制御信号を、他の出力端子に導出することによ
り、出力バッファの状態を、容易に確認することができ
る。 【構成】制御回路５は出力信号レベルによりトライステ
ート出力バッファ１の状態制御を行っており、出力バッ
ファ２は前記制御信号を制御信号出力端子６に導出す
る。
定する制御信号を、他の出力端子に導出することによ
り、出力バッファの状態を、容易に確認することができ
る。 【構成】制御回路５は出力信号レベルによりトライステ
ート出力バッファ１の状態制御を行っており、出力バッ
ファ２は前記制御信号を制御信号出力端子６に導出す
る。
Description
【０００１】
【産業上の利用分野】本発明は出力端子と、この出力端
子をハイ・インピーダンス状態に設定する制御回路とを
有する半導体集積回路に関する。
子をハイ・インピーダンス状態に設定する制御回路とを
有する半導体集積回路に関する。
【０００２】
【従来の技術】従来の半導体集積回路の一例を、図２に
示す。
示す。
【０００３】図２において、２個のトライステート出力
バッファ１と、トライステート出力端子３と、入力端子
４と、制御回路５とが示されている。制御回路５は出力
信号レベルによってトライステート出力バッファ１の状
態制御を行っている。トライステート出力バッファ１
は、前記制御信号がハイの信号レベルの時には入力端子
４の信号をトライステート出力端子３に導出し、ロウの
信号レベルの時にはハイ・インピーダンス状態となる。
バッファ１と、トライステート出力端子３と、入力端子
４と、制御回路５とが示されている。制御回路５は出力
信号レベルによってトライステート出力バッファ１の状
態制御を行っている。トライステート出力バッファ１
は、前記制御信号がハイの信号レベルの時には入力端子
４の信号をトライステート出力端子３に導出し、ロウの
信号レベルの時にはハイ・インピーダンス状態となる。
【０００４】前記半導体集積回路をＩＣテスタにて検査
する場合は、トライステート出力バッファ１に接続した
トライステート出力端子３の信号レベルを測定し、既測
定レベルと期待する電位レベルとを比較することによ
り、良品・不良品の判定を行っている。
する場合は、トライステート出力バッファ１に接続した
トライステート出力端子３の信号レベルを測定し、既測
定レベルと期待する電位レベルとを比較することによ
り、良品・不良品の判定を行っている。
【０００５】
【発明が解決しようとする課題】このような従来の半導
体集積回路の場合、トライステート出力バッファのハイ
・インピーダンス状態を確認するためには、検査対象と
なっている出力端子をプルアップ及びプルダウンし、既
検査対象端子の電位が、抵抗を取り付けた側の電位と同
じであることにより確認を行っている。しかし以上の方
法の場合、各検査対象出力端子を確認するために、プル
アップ時とプルダウン時の２通りの検査を行わなければ
ならず、又出力端子に抵抗を取り付けるための工数がか
かる欠点がある。
体集積回路の場合、トライステート出力バッファのハイ
・インピーダンス状態を確認するためには、検査対象と
なっている出力端子をプルアップ及びプルダウンし、既
検査対象端子の電位が、抵抗を取り付けた側の電位と同
じであることにより確認を行っている。しかし以上の方
法の場合、各検査対象出力端子を確認するために、プル
アップ時とプルダウン時の２通りの検査を行わなければ
ならず、又出力端子に抵抗を取り付けるための工数がか
かる欠点がある。
【０００６】そこで、本発明の目的は、以上の欠点を解
消し、出力バッファの出力状態がハイ・インピーダンス
状態であることの確認を容易に行えるようにした半導体
集積回路を提供することにある。
消し、出力バッファの出力状態がハイ・インピーダンス
状態であることの確認を容易に行えるようにした半導体
集積回路を提供することにある。
【０００７】
【課題を解決するための手段】本発明の半導体集積回路
の構成は、第１の出力端子と、この出力端子に接続され
る第１の出力バッファと、第１の出力バッファをハイ・
インピーダンス状態に設定する制御回路とを備えた半導
体集積回路において、前記制御回路の出力信号を入力と
する第２の出力バッファと、第２の出力バッファに接続
される第２の出力端子とを設けたことを特徴とする。
の構成は、第１の出力端子と、この出力端子に接続され
る第１の出力バッファと、第１の出力バッファをハイ・
インピーダンス状態に設定する制御回路とを備えた半導
体集積回路において、前記制御回路の出力信号を入力と
する第２の出力バッファと、第２の出力バッファに接続
される第２の出力端子とを設けたことを特徴とする。
【０００８】
【実施例】図１は本発明の第１の実施例の半導体集積回
路を示すブロック図である。
路を示すブロック図である。
【０００９】図１において、本実施例は、トライステー
ト出力バッファ１と、トーテムポール型出力バッファ２
と、トライステート出力端子３と、トライステート出力
バッファ１の入力端子４と、制御回路５と、制御信号出
力端子６とを有する。
ト出力バッファ１と、トーテムポール型出力バッファ２
と、トライステート出力端子３と、トライステート出力
バッファ１の入力端子４と、制御回路５と、制御信号出
力端子６とを有する。
【００１０】制御回路５は出力信号レベルによりトライ
ステート出力バッファ１の出力状態を制御しており、出
力信号はトーテムポール型出力バッファ２を通して制御
信号出力端子６に出力される。
ステート出力バッファ１の出力状態を制御しており、出
力信号はトーテムポール型出力バッファ２を通して制御
信号出力端子６に出力される。
【００１１】そのため、前記制御信号がハイの信号レベ
ルがあれば、トライステート出力端子３は入力端子４の
信号を出力し、制御信号出力端子６はハイの信号レベル
となる。逆にロウの信号レベルであれば、トライステー
ト出力端子３はハイ・インピーダンス状態となり、制御
信号出力端子６はロウの信号レベルとなる。
ルがあれば、トライステート出力端子３は入力端子４の
信号を出力し、制御信号出力端子６はハイの信号レベル
となる。逆にロウの信号レベルであれば、トライステー
ト出力端子３はハイ・インピーダンス状態となり、制御
信号出力端子６はロウの信号レベルとなる。
【００１２】従って、制御回路５の出力信号を、トーテ
ムポール型出力バッファ２を通して制御信号出力端子６
に出力し、測定することにより、トライステート出力バ
ッファ１の出力状態を確認することができる。
ムポール型出力バッファ２を通して制御信号出力端子６
に出力し、測定することにより、トライステート出力バ
ッファ１の出力状態を確認することができる。
【００１３】図３は本発明の第２の実施例の半導体集積
回路を示すブロック図である。
回路を示すブロック図である。
【００１４】図３において、本実施例は、トライステー
ト出力バッファ１と、トーテムポール型出力バッファ２
と、トライステート出力端子３と、トライステート出力
バッファ１の入力端子４と、制御回路５と、出力端子７
と、切り替え信号入力端子８と、トーテムポール型出力
バッファ２の入力端子９とを含み、構成される。
ト出力バッファ１と、トーテムポール型出力バッファ２
と、トライステート出力端子３と、トライステート出力
バッファ１の入力端子４と、制御回路５と、出力端子７
と、切り替え信号入力端子８と、トーテムポール型出力
バッファ２の入力端子９とを含み、構成される。
【００１５】さらに、２個の２入力ＡＮＤゲートと１個
のＯＲゲートとからなる２個の論理回路１１，１２と、
インバータ１０とを含む。
のＯＲゲートとからなる２個の論理回路１１，１２と、
インバータ１０とを含む。
【００１６】ここで、トライステート出力バッファ１の
状態制御は、前記第１の実施例と同様であるので省略す
る。
状態制御は、前記第１の実施例と同様であるので省略す
る。
【００１７】次に動作について説明する。まず、トーテ
ムポール型出力バッファ２の動作を確認するには、切り
替え信号入力８にロウの信号レベルを与える。この時、
トーテムポール型出力バッファ２は入力端子９の信号を
出力端子７に導出する。次に、トライステート出力バッ
ファ１の動作を確認するには、切り替え信号入力８にハ
イの信号レベルを与える。
ムポール型出力バッファ２の動作を確認するには、切り
替え信号入力８にロウの信号レベルを与える。この時、
トーテムポール型出力バッファ２は入力端子９の信号を
出力端子７に導出する。次に、トライステート出力バッ
ファ１の動作を確認するには、切り替え信号入力８にハ
イの信号レベルを与える。
【００１８】この時、トライステート出力バッファ１は
入力端子４の信号をトライステート出力端子３に、トー
テムポール型出力バッファ２は制御回路５からの制御信
号を出力端子７に、それぞれ導出する。
入力端子４の信号をトライステート出力端子３に、トー
テムポール型出力バッファ２は制御回路５からの制御信
号を出力端子７に、それぞれ導出する。
【００１９】従って、制御回路５の出力信号を導出する
専用出力端子を設ける事なく、トライステート出力バッ
ファ１の出力状態を確認することができる。
専用出力端子を設ける事なく、トライステート出力バッ
ファ１の出力状態を確認することができる。
【００２０】
【発明の効果】以上説明したように、本発明は、出力バ
ッファをハイ・インピーダンス状態に設定する制御回路
の出力信号を、他の出力端子から導出することにより、
出力バッファの状態確認を容易に行うことがきるという
効果がある。
ッファをハイ・インピーダンス状態に設定する制御回路
の出力信号を、他の出力端子から導出することにより、
出力バッファの状態確認を容易に行うことがきるという
効果がある。
【図１】本発明の第１の実施例の半導体集積回路のブロ
ック図である。
ック図である。
【図２】従来例の半導体集積回路のブロック図である。
【図３】本発明の第２の実施例のプロック図である。
１ トライステート出力バッファ ２ トーテムポール型出力バッファ ３ トライステート出力端子 ４ トライステート出力バッファ１の入力 ５ 制御回路 ６ 制御信号出力端子 ７ 出力端子 ８ 切り替え信号入力 ９ トーテムポール型出力バッファ２の入力
Claims (1)
- 【請求項１】 第１の出力端子と、前記第１の出力端子
に接続される第１の出力バッファと、前記第１の出力バ
ッファをハイ・インピーダンス状態に設定する制御回路
とを備えた半導体集積回路において、前記制御回路の出
力信号を入力とする第２の出力バッファと、前記第２の
出力バッファに接続される第２の出力端子とを備えたこ
とを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3234242A JPH0572293A (ja) | 1991-09-13 | 1991-09-13 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3234242A JPH0572293A (ja) | 1991-09-13 | 1991-09-13 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0572293A true JPH0572293A (ja) | 1993-03-23 |
Family
ID=16967911
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3234242A Pending JPH0572293A (ja) | 1991-09-13 | 1991-09-13 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0572293A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6385379A (ja) * | 1986-09-30 | 1988-04-15 | Toshiba Corp | 半導体集積回路 |
| JPS6410677B2 (ja) * | 1985-04-30 | 1989-02-22 | Ebara Mfg |
-
1991
- 1991-09-13 JP JP3234242A patent/JPH0572293A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6410677B2 (ja) * | 1985-04-30 | 1989-02-22 | Ebara Mfg | |
| JPS6385379A (ja) * | 1986-09-30 | 1988-04-15 | Toshiba Corp | 半導体集積回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19971224 |