JPS6385379A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS6385379A JPS6385379A JP61231723A JP23172386A JPS6385379A JP S6385379 A JPS6385379 A JP S6385379A JP 61231723 A JP61231723 A JP 61231723A JP 23172386 A JP23172386 A JP 23172386A JP S6385379 A JPS6385379 A JP S6385379A
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- JP
- Japan
- Prior art keywords
- output
- control signal
- state
- tri
- buffer
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- Pending
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は半導体集積回路に係り、特にトライステート出
力バッファのテスト制御回路に関する、（従来の技術） 近年、ｅ−）アレイ方式とかスタンダードセル方式の半
導体集積回路などのカスタムＬＳＩの製造に際して診断
性が重要な課題になってお）、特にトライステート出力
バッファのトライステート遷移時間（出力イネーブル時
間、出力ディスエーブル時間）のテストの容易性、正確
性、安定性、連速性が必要とされる。
力バッファのテスト制御回路に関する、（従来の技術） 近年、ｅ−）アレイ方式とかスタンダードセル方式の半
導体集積回路などのカスタムＬＳＩの製造に際して診断
性が重要な課題になってお）、特にトライステート出力
バッファのトライステート遷移時間（出力イネーブル時
間、出力ディスエーブル時間）のテストの容易性、正確
性、安定性、連速性が必要とされる。
従来、トライステート遷移時間をテストするために、第
３図に示すようＫＬＳＩのトライステート出力バッファ
３１の出力側に接続されたトライステート出力端子３２
に抵抗Ｒ，、Ｒ，、コンデンサＣ、スイッチ回路Ｓ□、
Ｓ、 、 Ｓ、等のテスト回路３３を外付は接続し、
あるいは第４図に示すように、ＬＳＩの内部にトライス
テート出力バッファ４１の制御信号Ｃのための出力バッ
ファ４２を設け、この出力バッファ４２の出力を外部か
ら観測するための出力端子（制御信号観測用端子４３）
をトライステート出力端子４４とは別に設けていた。
３図に示すようＫＬＳＩのトライステート出力バッファ
３１の出力側に接続されたトライステート出力端子３２
に抵抗Ｒ，、Ｒ，、コンデンサＣ、スイッチ回路Ｓ□、
Ｓ、 、 Ｓ、等のテスト回路３３を外付は接続し、
あるいは第４図に示すように、ＬＳＩの内部にトライス
テート出力バッファ４１の制御信号Ｃのための出力バッ
ファ４２を設け、この出力バッファ４２の出力を外部か
ら観測するための出力端子（制御信号観測用端子４３）
をトライステート出力端子４４とは別に設けていた。
しかし、上記第３図のテスト回路を外付は接続する方法
は、テスト装置やテスト器具の浮遊容量等の影響を受け
、テストを容易、正確、安定、迅速に行なうことが困難
であった。また、第４図に示したように制御信号観測用
端子４３を設けることは、トライステート遷移時間のテ
ストを容易に行なうことができるが、トライステート出
力端子４４と同数の制御信号観測用端子４３を設ける必
要があるので、多数のトライステート出力端子４４を有
するカスタムＬＳＩに採用することは難しいという問題
がある。また、上記制御信号観測用端子４３はカスタム
ＬＳＩの実使用時において全く不要であｊ９．ＬＳＩ端
子の有効利用の点でも問題がある。
は、テスト装置やテスト器具の浮遊容量等の影響を受け
、テストを容易、正確、安定、迅速に行なうことが困難
であった。また、第４図に示したように制御信号観測用
端子４３を設けることは、トライステート遷移時間のテ
ストを容易に行なうことができるが、トライステート出
力端子４４と同数の制御信号観測用端子４３を設ける必
要があるので、多数のトライステート出力端子４４を有
するカスタムＬＳＩに採用することは難しいという問題
がある。また、上記制御信号観測用端子４３はカスタム
ＬＳＩの実使用時において全く不要であｊ９．ＬＳＩ端
子の有効利用の点でも問題がある。
（発明が解決しようとする問題点）
本発明は、上記したようにトライステート出力バッファ
のテスト回路を外付けする場合には正確、安定なテスト
が困難であシ、制御信号観測用端子を設けることは端子
数の増大をまねくと共に端子の利用効率が低くなるとい
う問題点を解決すべくなされたものであ）、外付はテス
ト回路および制御信号観測用端子が不要であシ、トライ
ステート出力バッファのトライステート遷移時間を容易
、正確、安定、迅速にテストし得る半導体集積回路を提
供することを目的とする。
のテスト回路を外付けする場合には正確、安定なテスト
が困難であシ、制御信号観測用端子を設けることは端子
数の増大をまねくと共に端子の利用効率が低くなるとい
う問題点を解決すべくなされたものであ）、外付はテス
ト回路および制御信号観測用端子が不要であシ、トライ
ステート出力バッファのトライステート遷移時間を容易
、正確、安定、迅速にテストし得る半導体集積回路を提
供することを目的とする。
［発明の構成］
（問題点を解決するための手段）
本発明の半導体集積回路は、制御入力に応じて出力イネ
ーブル状態または出力ディスエーブル状態に制御され、
出力がトライステート出力端子に接続されたトライステ
ート出力バッファと、モード制御信号によ多制御され、
通常動作モードでは集積回路内部出力信号を上記トライ
ステート出゛上記トライステート出力パッ７アを出力イ
ネーブル状態に制御すると共にバッファ制御信号を上記
トライステート出力バッファに入力させるテスト制御回
路とを具備することを特徴とする。
ーブル状態または出力ディスエーブル状態に制御され、
出力がトライステート出力端子に接続されたトライステ
ート出力バッファと、モード制御信号によ多制御され、
通常動作モードでは集積回路内部出力信号を上記トライ
ステート出゛上記トライステート出力パッ７アを出力イ
ネーブル状態に制御すると共にバッファ制御信号を上記
トライステート出力バッファに入力させるテスト制御回
路とを具備することを特徴とする。
（作用）
テスト制御回路を集積回路に内蔵しておシ、テストモー
ドのときにはバッファ制御信号がトライステート出力バ
ッファを経てトライステート出力端子に出力するので、
トライステート遷移時間のテストを容易、正確、安定、
迅速に行なうことが可能になる。
ドのときにはバッファ制御信号がトライステート出力バ
ッファを経てトライステート出力端子に出力するので、
トライステート遷移時間のテストを容易、正確、安定、
迅速に行なうことが可能になる。
（実施例）
以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第１図はダートアレイ方式あるいはスタンダードセル方
式のカスタムＬＳＩ （大規模集積回路）に設けられた
出力パラフッ回路群のうちの１個１０およびその出力側
のトライステート出力端子１１を示している。上記出力
バッファ回路１０は、トライステート出力バッファ１２
と、通常動作モードでは前段からの入力信号（ＬＳＩ内
部出力信号０ｕｔ）を上記トライステート出力バッファ
１２に導くと共に、このトライステート出力バッファ１
２をバッファ制御信号により出カイネーブル状態または
出力ディスエーブル状態に制御し、トライステート遷移
時間のテストモードではトライステート出力バッ７ア１
２をモード制御信号出力イネーブル状態に制御して、こ
れにバッファ制御信号を導くテスト制御回路１３とを有
する。
式のカスタムＬＳＩ （大規模集積回路）に設けられた
出力パラフッ回路群のうちの１個１０およびその出力側
のトライステート出力端子１１を示している。上記出力
バッファ回路１０は、トライステート出力バッファ１２
と、通常動作モードでは前段からの入力信号（ＬＳＩ内
部出力信号０ｕｔ）を上記トライステート出力バッファ
１２に導くと共に、このトライステート出力バッファ１
２をバッファ制御信号により出カイネーブル状態または
出力ディスエーブル状態に制御し、トライステート遷移
時間のテストモードではトライステート出力バッ７ア１
２をモード制御信号出力イネーブル状態に制御して、こ
れにバッファ制御信号を導くテスト制御回路１３とを有
する。
上記テスト制御回路１３は、たとえば図示の如く構成さ
れている。即ち、ＬＳＩ内部出力信号が一方の入力とな
）、モード制御信号Ｎ／Ｔ（通常動作モードＮのときに
ハイレベル″′１”、テストモードＴのときにロウレベ
ル″′０”）が他方の入力となる二人力の第１のナンド
回路１４と、バッファ制御信号Ｃが一方の入力と芝夛、
前記モード制御信号が他方の入力となる二人力のオア回
路１５と、とのオア回路１５の出力および前記第１のナ
ンド回路１４の出力がそれぞれ入力となシ、出力が前記
トライステート出力バッファ１２の入力となる二人力の
第２のナンド回路１６と、前記バッファ制御信号Ｃおよ
びモード制御信号がそれぞれ入力となシ、出力が上記ト
ライステート出力バッファ１２の制御入力となるアンド
回路１２とからなる。
れている。即ち、ＬＳＩ内部出力信号が一方の入力とな
）、モード制御信号Ｎ／Ｔ（通常動作モードＮのときに
ハイレベル″′１”、テストモードＴのときにロウレベ
ル″′０”）が他方の入力となる二人力の第１のナンド
回路１４と、バッファ制御信号Ｃが一方の入力と芝夛、
前記モード制御信号が他方の入力となる二人力のオア回
路１５と、とのオア回路１５の出力および前記第１のナ
ンド回路１４の出力がそれぞれ入力となシ、出力が前記
トライステート出力バッファ１２の入力となる二人力の
第２のナンド回路１６と、前記バッファ制御信号Ｃおよ
びモード制御信号がそれぞれ入力となシ、出力が上記ト
ライステート出力バッファ１２の制御入力となるアンド
回路１２とからなる。
次に、上記出力バッファ回路１０の動作を説明する。通
常動作モードのときには、そ−ド制御信号が′１”であ
シ、アンド回路１７はバッファ制御信号Ｃを通過させ、
第１のナンド回路１４はＬＳＩ内部出力信号を通過させ
ると同時にレベルを反転させ、オアダート１５の出力は
′ｌ”になっているので第２のナンド回路１６は上記第
１のナンド回路１４の出力を通過させると共にレベルを
反転させる。したがって、トライステート出力バッファ
１２はノ９ツファ制御信号ＣのＩＱＩＩＩ、１″１”に
応じて出力イネーブル状態、出力ディスエーブル状態に
制御される。そして、トライステート出カパッ７ア１２
が出力イネーブル状態のとき、ＬＳＩ内部出力信号が第
１のナンド回路１４、第２のナンド回路１６、トライス
テート出力バッファ１２を経てトライステート出力端子
１１から出力する。
常動作モードのときには、そ−ド制御信号が′１”であ
シ、アンド回路１７はバッファ制御信号Ｃを通過させ、
第１のナンド回路１４はＬＳＩ内部出力信号を通過させ
ると同時にレベルを反転させ、オアダート１５の出力は
′ｌ”になっているので第２のナンド回路１６は上記第
１のナンド回路１４の出力を通過させると共にレベルを
反転させる。したがって、トライステート出力バッファ
１２はノ９ツファ制御信号ＣのＩＱＩＩＩ、１″１”に
応じて出力イネーブル状態、出力ディスエーブル状態に
制御される。そして、トライステート出カパッ７ア１２
が出力イネーブル状態のとき、ＬＳＩ内部出力信号が第
１のナンド回路１４、第２のナンド回路１６、トライス
テート出力バッファ１２を経てトライステート出力端子
１１から出力する。
これに対して、テストモードのときには、モード制御信
号が６０”になシ、アンド回路１７の出力はＯ′になる
のでトライステート出力バッ７ア１２は常に出力イネー
ブル状態になる。また、第１のナンド回路１４は出力が
′１”になシ、オア回路１５はバッファ制御信号Ｃが通
過し、第２のナンド回路１６は上記オア回路１５の出力
が通過してレベルが反転する。このように、トライステ
ート出力バッファ１２にはバッファ制御信号６の反転信
号が入力するので、トライステート出力端子１１でバッ
ファ制御信号Ｃの反転論理が観測可能になる。即ち、バ
ッファ制御信号Ｃが″′θ″レベルになりてから観測出
力信号が１”レベルになるまでの時間が出力イネーブル
時間であシ、バッファ制御信号Ｃが′″１”レベルにな
りでから観測出力信号が″Ｏ″レベルになるまでの時間
が出力ディスエーブル時間である。この場合、テストモ
ードと通常動作モードとにおけるバッファ制御信号Ｃの
トライステート出力端子１ノまでの経路差、即ち、上記
バッファ制御信号Ｃの伝播速度の差が明確になるように
上記出力８２７７回路を設計しておけば、トライステー
ト遷移時間のテストを非常に正確に行なうことができる
。
号が６０”になシ、アンド回路１７の出力はＯ′になる
のでトライステート出力バッ７ア１２は常に出力イネー
ブル状態になる。また、第１のナンド回路１４は出力が
′１”になシ、オア回路１５はバッファ制御信号Ｃが通
過し、第２のナンド回路１６は上記オア回路１５の出力
が通過してレベルが反転する。このように、トライステ
ート出力バッファ１２にはバッファ制御信号６の反転信
号が入力するので、トライステート出力端子１１でバッ
ファ制御信号Ｃの反転論理が観測可能になる。即ち、バ
ッファ制御信号Ｃが″′θ″レベルになりてから観測出
力信号が１”レベルになるまでの時間が出力イネーブル
時間であシ、バッファ制御信号Ｃが′″１”レベルにな
りでから観測出力信号が″Ｏ″レベルになるまでの時間
が出力ディスエーブル時間である。この場合、テストモ
ードと通常動作モードとにおけるバッファ制御信号Ｃの
トライステート出力端子１ノまでの経路差、即ち、上記
バッファ制御信号Ｃの伝播速度の差が明確になるように
上記出力８２７７回路を設計しておけば、トライステー
ト遷移時間のテストを非常に正確に行なうことができる
。
なお、上記カスタムＬＳＩの直流テストのときに、モー
ド制御信号を１１″にし、バッファ制御信号Ｃを′Ｏ”
から′１”にすることによって、トライステート出力バ
ッファ１２が出力イネーブル状態から出力ディスエーブ
ル状態（トライステート出力端子１１のハイインピーダ
ンス状態）になるか否かをチェックすることができる。
ド制御信号を１１″にし、バッファ制御信号Ｃを′Ｏ”
から′１”にすることによって、トライステート出力バ
ッファ１２が出力イネーブル状態から出力ディスエーブ
ル状態（トライステート出力端子１１のハイインピーダ
ンス状態）になるか否かをチェックすることができる。
上記実施例のトライステート出力バッファのテスト制御
回路によれば、半導体集積回路に内蔵されておシ、モー
ド制御信号によ、９）ライステート出力バッファのトラ
イステート遷移時間のテストモードに設定してトライス
テート出力端子に出力するパンフッ制御信号を観測する
ことにより、上記遷移時間をテストすることができる。
回路によれば、半導体集積回路に内蔵されておシ、モー
ド制御信号によ、９）ライステート出力バッファのトラ
イステート遷移時間のテストモードに設定してトライス
テート出力端子に出力するパンフッ制御信号を観測する
ことにより、上記遷移時間をテストすることができる。
したがって、従来のようにテスト回路を外付けしたシ、
専用の制御信号観測用端子を設けたシする必要はなく、
上記テストを容易、正確、安定、迅速に行なうことがで
きると共に、ＬＳＩの端子数の増大や端子の利用効率の
低下をまねくこともない。
専用の制御信号観測用端子を設けたシする必要はなく、
上記テストを容易、正確、安定、迅速に行なうことがで
きると共に、ＬＳＩの端子数の増大や端子の利用効率の
低下をまねくこともない。
なお、モード制御信号をカスタムＬＳＩに入力して上記
したような出力バッファ回路群に共通に与えるために専
用のモード制御信号入力端子を１個設けてもよいが、既
設の入力端子群にカスタムＬＳＩで末だ使用されていな
い入力の組合せを入力し、これをＬＳＩ内部で判別して
前記したようなモード制御信号を生成するようにしても
よい。
したような出力バッファ回路群に共通に与えるために専
用のモード制御信号入力端子を１個設けてもよいが、既
設の入力端子群にカスタムＬＳＩで末だ使用されていな
い入力の組合せを入力し、これをＬＳＩ内部で判別して
前記したようなモード制御信号を生成するようにしても
よい。
また、上記実施例は、出力８１７７回路を示したが、こ
れに限らず、第２図に示すようにトライステート入力バ
ッファ２０が接続されている入／出力端子２ノに前記実
施例と同様の出力８２７７回路１０を接続するようにし
てもよい。この場合、入力バッファ２０は前記アンド回
路１７の出力が制御入力となシ、トライステート出力バ
ッファ１２の出力イネープ、ル／ディスエーブル状態に
対応して入力ディスエーブル／イネーブル状態になる。
れに限らず、第２図に示すようにトライステート入力バ
ッファ２０が接続されている入／出力端子２ノに前記実
施例と同様の出力８２７７回路１０を接続するようにし
てもよい。この場合、入力バッファ２０は前記アンド回
路１７の出力が制御入力となシ、トライステート出力バ
ッファ１２の出力イネープ、ル／ディスエーブル状態に
対応して入力ディスエーブル／イネーブル状態になる。
［発明の効果コ
上述したように本発明の半導体集積回路によれば、トラ
イステート出力バッファのテスト制御回路を内蔵し、テ
スト時にトライステート出力バッ７ア制御信号をトライ
ステート出力端子に出力させることができるので、トラ
イステート遷移時間のテストを容易、正確、安定、迅速
に行なうことができ、カスタムＬＳＩ＠に、適用して極
めて有効である。
イステート出力バッファのテスト制御回路を内蔵し、テ
スト時にトライステート出力バッ７ア制御信号をトライ
ステート出力端子に出力させることができるので、トラ
イステート遷移時間のテストを容易、正確、安定、迅速
に行なうことができ、カスタムＬＳＩ＠に、適用して極
めて有効である。
第１図は本発明の半導体集積回路の一実施例に係るカス
タムＬＳＩの出力バッファ回路を示す回路図、第２図は
同じく他の実施例に係る入／出力２７７７回路を示す回
路図、第３図は従来のカスタムＬＳＩＫおけるトライス
テート出力パッファおよび外付はテスト回路を示す回路
図、第４図は従来のカスタムＬＳＩにおけるトライステ
ート出力パッ７ア系および制御信号出力バッファ系を示
す回路図である。 １ノ・・・トライステート出力端子、１２・・・トライ
ステート出力パッファ、１３・・・テスト制御信号。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図
タムＬＳＩの出力バッファ回路を示す回路図、第２図は
同じく他の実施例に係る入／出力２７７７回路を示す回
路図、第３図は従来のカスタムＬＳＩＫおけるトライス
テート出力パッファおよび外付はテスト回路を示す回路
図、第４図は従来のカスタムＬＳＩにおけるトライステ
ート出力パッ７ア系および制御信号出力バッファ系を示
す回路図である。 １ノ・・・トライステート出力端子、１２・・・トライ
ステート出力パッファ、１３・・・テスト制御信号。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図
Claims (1)
- 制御入力に応じて出力イネーブル状態または出力ディス
エーブル状態に制御され、出力がトライステート出力端
子に接続されたトライステート出力バッファと、モード
制御信号により制御され、通常動作モードでは集積回路
内部出力信号を上記トライステート出力バッファに入力
させると共にバッファ制御信号を上記トライステート出
力バッファの制御入力とし、トライステート遷移時間テ
ストモードでは上記トライステート出力バッファを出力
イネーブル状態に制御すると共にバッファ制御信号を上
記トライステート出力バッファに入力させるテスト制御
回路とを具備することを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61231723A JPS6385379A (ja) | 1986-09-30 | 1986-09-30 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61231723A JPS6385379A (ja) | 1986-09-30 | 1986-09-30 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6385379A true JPS6385379A (ja) | 1988-04-15 |
Family
ID=16928013
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61231723A Pending JPS6385379A (ja) | 1986-09-30 | 1986-09-30 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6385379A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0572293A (ja) * | 1991-09-13 | 1993-03-23 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
-
1986
- 1986-09-30 JP JP61231723A patent/JPS6385379A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0572293A (ja) * | 1991-09-13 | 1993-03-23 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
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