JPS645461B2 - - Google Patents
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- Publication number
- JPS645461B2 JPS645461B2 JP55163640A JP16364080A JPS645461B2 JP S645461 B2 JPS645461 B2 JP S645461B2 JP 55163640 A JP55163640 A JP 55163640A JP 16364080 A JP16364080 A JP 16364080A JP S645461 B2 JPS645461 B2 JP S645461B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- signal
- input
- output signal
- switching means
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P74/00—Testing or measuring during manufacture or treatment of wafers, substrates or devices
Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は、論理動作機能などのテスト用回路を
有する集積回路（以下ICと称す）に関するもの
で、特にICの出力端子のリーク電流や出力電流
を測定する出力DCテストを容易に、かつ能率よ
く行なうことができるようにしたものである。
有する集積回路（以下ICと称す）に関するもの
で、特にICの出力端子のリーク電流や出力電流
を測定する出力DCテストを容易に、かつ能率よ
く行なうことができるようにしたものである。
近年、ICは、その集積度が増加し、大規模化
しているが、それに伴なつて完成したICが良品
か不良品かを判定するテスト方法も増々重要にな
つてきている。このようなICのテスト方法とし
ては、従来より、実装テスト、比較テスト、IC
テスターによる方法等があるが、実装テストでは
不良箇所の発見が不可能であり、比較テストでは
比較用良品サンプルが必要という欠点がある為、
最近では高価ではあるが、不良箇所がゲート単位
で発見可能で、かつ汎用性の高いICテスターが
脚光を浴びている。また、ICテスターでは被試
験素子の入力端子や出力端子のリーク電流や入力
または出力電流を測定するDCテストや、立上り
及び立下り時間や伝播遅延時間を測定するACテ
スト、さらに各ブロツクの機能をテストするフア
ンクシヨナルテスト等、あらゆるテストが可能で
あるので、最近のICではICテスターでテストが
容易に行なえるようなテスト回路を回路設計段階
から組み込んでいるものが増加している。これ
は、エンジニアリングサンプルの評価や量産時の
合否判定に極めて大きな効果を発揮するものであ
る。しかし、一方では、テスターの汎用性が高い
為に、テストする品種ごとにテストプログラムを
作成しなければならないという問題も存在する。
特にフアンクシヨナルテストは各品種で完全に異
なる為、開発に多大な労力を必要とするのが現状
である。と同時に出力端子の論理レベルをＨまた
はＬにして出力端子のリーク電流や出力電流を測
定する出力DCテストも前述のフアンクシヨナル
テスト用プログラムの一部分を利用して出力端子
の論理レベルをＨまたはＬにしているので、出力
DCテストを行なう為にフアンクシヨナルテスト
用プログラムが必要となり、本来フアンクシヨナ
ルテストを行なう前に実施しなければならない出
力DCテストが後回わしになるという矛盾があつ
た。
しているが、それに伴なつて完成したICが良品
か不良品かを判定するテスト方法も増々重要にな
つてきている。このようなICのテスト方法とし
ては、従来より、実装テスト、比較テスト、IC
テスターによる方法等があるが、実装テストでは
不良箇所の発見が不可能であり、比較テストでは
比較用良品サンプルが必要という欠点がある為、
最近では高価ではあるが、不良箇所がゲート単位
で発見可能で、かつ汎用性の高いICテスターが
脚光を浴びている。また、ICテスターでは被試
験素子の入力端子や出力端子のリーク電流や入力
または出力電流を測定するDCテストや、立上り
及び立下り時間や伝播遅延時間を測定するACテ
スト、さらに各ブロツクの機能をテストするフア
ンクシヨナルテスト等、あらゆるテストが可能で
あるので、最近のICではICテスターでテストが
容易に行なえるようなテスト回路を回路設計段階
から組み込んでいるものが増加している。これ
は、エンジニアリングサンプルの評価や量産時の
合否判定に極めて大きな効果を発揮するものであ
る。しかし、一方では、テスターの汎用性が高い
為に、テストする品種ごとにテストプログラムを
作成しなければならないという問題も存在する。
特にフアンクシヨナルテストは各品種で完全に異
なる為、開発に多大な労力を必要とするのが現状
である。と同時に出力端子の論理レベルをＨまた
はＬにして出力端子のリーク電流や出力電流を測
定する出力DCテストも前述のフアンクシヨナル
テスト用プログラムの一部分を利用して出力端子
の論理レベルをＨまたはＬにしているので、出力
DCテストを行なう為にフアンクシヨナルテスト
用プログラムが必要となり、本来フアンクシヨナ
ルテストを行なう前に実施しなければならない出
力DCテストが後回わしになるという矛盾があつ
た。
本発明は、そのような従来例の欠点を除去する
ようにしたものであり、以下にその実施例を図面
と共に説明する。
ようにしたものであり、以下にその実施例を図面
と共に説明する。
図面は、本発明に係るIC内部のブロツク、ピ
ン、結線関係を示している。同図において、通常
の動作時では、外部端子であるピン１から印加さ
れた信号が入力バツフア８を通して、例えば演算
処理を行なうように被テスト回路ブロツク１６に
加えられ、その処理結果が出力信号として出力信
号切換回路１７，１８，１９を通して出力バツフ
ア１２，１３，１４に印加され、外部端子である
ピン５，６，７を通して出力される。この場合、
外部端子であるピン２，３及び入力バツフア９，
１０によつてテストモードデコード回路１５に印
加されている制御信号Ａ及びＢは、共にＬレベル
であるとする。
ン、結線関係を示している。同図において、通常
の動作時では、外部端子であるピン１から印加さ
れた信号が入力バツフア８を通して、例えば演算
処理を行なうように被テスト回路ブロツク１６に
加えられ、その処理結果が出力信号として出力信
号切換回路１７，１８，１９を通して出力バツフ
ア１２，１３，１４に印加され、外部端子である
ピン５，６，７を通して出力される。この場合、
外部端子であるピン２，３及び入力バツフア９，
１０によつてテストモードデコード回路１５に印
加されている制御信号Ａ及びＢは、共にＬレベル
であるとする。
さて、出力端子のリーク電流や出力電流を測定
する出力DCテストを行なう場合、ピン２，３に
印加する信号の論理レベルを変化させてテストモ
ードデコード回路１５の出力信号ＥをＨレベルに
し、ピン５，６，７には外部端子であるピン４に
印加されている信号と同じ論理レベルの信号が出
力されるようにする。このようにすることによつ
て、出力端子であるピン５，６，７の論理レベル
は、ピン４からの入力信号だけで制御可能となる
ので、出力端子のDCテスト即ち出力DCテストを
非常に簡単に行なうことができる。DCテスト以
外のフアンクシヨナルテストは、ピン２，３に印
加する信号の論理レベルの組み合わせをDCテス
ト以外の組み合わせとし、テストモードデコード
回路１５の出力信号ＣまたはＤがＨとなるように
して行なう。本実施例ではテストモード制御信号
はＡ，Ｂの２ビツトであるが、３ビツトにすれば
９通り、４ビツトにすれば16通りのモードが制御
可能となる。なお、図示の実施例では出力DCテ
スト時における論理レベルは専用ピン４から入力
するようにしているが、これは通常の動作モード
時の入力ピンと兼用してもよい。
する出力DCテストを行なう場合、ピン２，３に
印加する信号の論理レベルを変化させてテストモ
ードデコード回路１５の出力信号ＥをＨレベルに
し、ピン５，６，７には外部端子であるピン４に
印加されている信号と同じ論理レベルの信号が出
力されるようにする。このようにすることによつ
て、出力端子であるピン５，６，７の論理レベル
は、ピン４からの入力信号だけで制御可能となる
ので、出力端子のDCテスト即ち出力DCテストを
非常に簡単に行なうことができる。DCテスト以
外のフアンクシヨナルテストは、ピン２，３に印
加する信号の論理レベルの組み合わせをDCテス
ト以外の組み合わせとし、テストモードデコード
回路１５の出力信号ＣまたはＤがＨとなるように
して行なう。本実施例ではテストモード制御信号
はＡ，Ｂの２ビツトであるが、３ビツトにすれば
９通り、４ビツトにすれば16通りのモードが制御
可能となる。なお、図示の実施例では出力DCテ
スト時における論理レベルは専用ピン４から入力
するようにしているが、これは通常の動作モード
時の入力ピンと兼用してもよい。
以上のように、本発明のICはDCテスト時にお
いて出力端子における出力信号の論理レベルを入
力端子に印加する信号で直接しかも瞬時に制御す
ることができるので、エンジニアリングサンプル
の評価、或いは量産時の良、不良の判定に要する
時間が短縮でき、コストダウンが可能になるとい
う非常に優れた効果が得られるものである。
いて出力端子における出力信号の論理レベルを入
力端子に印加する信号で直接しかも瞬時に制御す
ることができるので、エンジニアリングサンプル
の評価、或いは量産時の良、不良の判定に要する
時間が短縮でき、コストダウンが可能になるとい
う非常に優れた効果が得られるものである。
図面は本発明の一実施例の要部回路ブロツク図
である。 １〜７……ピン、８〜１１……入力バツフア回
路、１２〜１４……出力バツフア回路、１５……
テストモードデコード回路、１７〜１９……出力
信号切換回路。
である。 １〜７……ピン、８〜１１……入力バツフア回
路、１２〜１４……出力バツフア回路、１５……
テストモードデコード回路、１７〜１９……出力
信号切換回路。
Claims (1)
- １ 機能動作テスト用手段及び被テスト回路ブロ
ツクを有する集積回路であつて、複数個の入力用
外部端子より制御信号を入力する事により複数の
動作モードのうちの１つだけを指定可能とする動
作モード切換手段と、複数個の出力用外部端子か
らそれぞれ信号を出力するための出力バツフア手
段と、上記各々の出力バツフア手段に接続された
出力信号切換手段と、入力用外部端子から信号を
入力するための入力バツフア手段を具備し、か
つ、上記出力信号切換手段には上記被テスト回路
ブロツクからの出力信号と、上記入力バツフア手
段からの出力信号と、該２つの出力信号のうち一
方を該出力信号切換手段が選択的に出力するよう
切換制御するための信号が動作モード切換手段か
ら入力されており、特定の動作モード時には、入
力用外部端子に印加する信号の論理レベルを変え
る事により、出力用外部端子からの出力信号の論
理レベルが制御可能である事を特徴とする集積回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55163640A JPS5787150A (en) | 1980-11-19 | 1980-11-19 | Large-scale integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55163640A JPS5787150A (en) | 1980-11-19 | 1980-11-19 | Large-scale integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5787150A JPS5787150A (en) | 1982-05-31 |
| JPS645461B2 true JPS645461B2 (ja) | 1989-01-30 |
Family
ID=15777777
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55163640A Granted JPS5787150A (en) | 1980-11-19 | 1980-11-19 | Large-scale integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5787150A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02106849U (ja) * | 1989-02-09 | 1990-08-24 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58145140A (ja) * | 1982-02-23 | 1983-08-29 | Nec Corp | 半導体特性測定装置 |
| JPS604232A (ja) * | 1983-06-22 | 1985-01-10 | Toshiba Corp | Ｌｓｉのテストモ−ド指定方式 |
| US4553049A (en) * | 1983-10-07 | 1985-11-12 | International Business Machines Corporation | Oscillation prevention during testing of integrated circuit logic chips |
| JPS60150662A (ja) * | 1984-01-18 | 1985-08-08 | Hitachi Ltd | 半導体集積論理装置 |
| JP2590105B2 (ja) * | 1987-05-30 | 1997-03-12 | 株式会社東芝 | 半導体集積回路装置 |
-
1980
- 1980-11-19 JP JP55163640A patent/JPS5787150A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02106849U (ja) * | 1989-02-09 | 1990-08-24 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5787150A (en) | 1982-05-31 |
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