JPH0572295A - 半導体回路 - Google Patents
半導体回路Info
- Publication number
- JPH0572295A JPH0572295A JP3236567A JP23656791A JPH0572295A JP H0572295 A JPH0572295 A JP H0572295A JP 3236567 A JP3236567 A JP 3236567A JP 23656791 A JP23656791 A JP 23656791A JP H0572295 A JPH0572295 A JP H0572295A
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- JP
- Japan
- Prior art keywords
- input
- circuit
- flip chip
- test
- internal
- Prior art date
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- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
Abstract
(57)【要約】
【目的】 試験及び解析を容易とし、更に試験及び解析
を容易化する為に、簡略化された回路構成を有する半導
体集積回路を得る事を目的とする。 【構成】 複数の内部回路２０乃至２ｎが配置されてい
るフリップチップ部７と該フリップチップ部７の周辺に
配置されている入出力端子群１１乃至１ｎとから構成さ
れている半導体回路１に於いて、フリップチップ部７内
に配置されている内部回路２０乃至２ｎに対応する情報
の入出力端子３０乃至３ｎをフリップチップ部７内に設
けた半導体回路。
を容易化する為に、簡略化された回路構成を有する半導
体集積回路を得る事を目的とする。 【構成】 複数の内部回路２０乃至２ｎが配置されてい
るフリップチップ部７と該フリップチップ部７の周辺に
配置されている入出力端子群１１乃至１ｎとから構成さ
れている半導体回路１に於いて、フリップチップ部７内
に配置されている内部回路２０乃至２ｎに対応する情報
の入出力端子３０乃至３ｎをフリップチップ部７内に設
けた半導体回路。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関する
ものであり、特に詳しくは、半導体回路の試験方法及び
試験を考慮した半導体集積回路の構造に関するものであ
る。
ものであり、特に詳しくは、半導体回路の試験方法及び
試験を考慮した半導体集積回路の構造に関するものであ
る。
【０００２】
【従来の技術】従来、半導体回路、例えばＬＳＩ等に於
いて、通常の演算処理の他に、当該半導体回路の特性、
或いは性能を試験したり、内部回路の良不良を判断する
為に試験を行う場合があり、その場合には、通常のデー
タ信号或いは入力信号とは異なる、当該試験を実行する
時のみに使用される試験用の制御信号を用いるものであ
る。その場合、当該試験信号を入力させる為の入出力端
子が必要となる。しかしながら、近年の半導体集積回路
は大規模化・高集積化が進んでおり、それに伴いこれに
伴い試験用の信号を入力する為の端子を多く取る事が不
可能となっており、又試験用の信号を入力する為の端子
を多く取ろうとすると本来必要となるデータ信号用の入
出力端子の数を多く取る事が不可能となる。その為、従
来では、効率良く試験が実行しえる用に、該内部回路部
を機能毎のブロックに分割して構成されているものや、
該試験用端子を別の場所に移すか、試験用の信号の数を
減らすとか、或いはスキャンパス回路等を設け試験解析
を容易化する言う事も考えられている。ところが、これ
らの従来の回路では設計が複雑化し、本来の機能以外の
試験容易化部分の回路を占める割合が増えて来ている。
いて、通常の演算処理の他に、当該半導体回路の特性、
或いは性能を試験したり、内部回路の良不良を判断する
為に試験を行う場合があり、その場合には、通常のデー
タ信号或いは入力信号とは異なる、当該試験を実行する
時のみに使用される試験用の制御信号を用いるものであ
る。その場合、当該試験信号を入力させる為の入出力端
子が必要となる。しかしながら、近年の半導体集積回路
は大規模化・高集積化が進んでおり、それに伴いこれに
伴い試験用の信号を入力する為の端子を多く取る事が不
可能となっており、又試験用の信号を入力する為の端子
を多く取ろうとすると本来必要となるデータ信号用の入
出力端子の数を多く取る事が不可能となる。その為、従
来では、効率良く試験が実行しえる用に、該内部回路部
を機能毎のブロックに分割して構成されているものや、
該試験用端子を別の場所に移すか、試験用の信号の数を
減らすとか、或いはスキャンパス回路等を設け試験解析
を容易化する言う事も考えられている。ところが、これ
らの従来の回路では設計が複雑化し、本来の機能以外の
試験容易化部分の回路を占める割合が増えて来ている。
【０００３】
【発明が解決しようとする課題】本発明は、上記した従
来技術の欠点を改良し、試験及び解析を容易とし、更に
試験の容易化の為、回路を簡略化した半導体集積回路を
提供する事を目的とする。
来技術の欠点を改良し、試験及び解析を容易とし、更に
試験の容易化の為、回路を簡略化した半導体集積回路を
提供する事を目的とする。
【０００４】
【課題を解決する為の手段】本発明は上記の目的を達成
す為、以下に示す様な技術構成を有する半導体回路を提
供するものである。即ち、複数の内部回路が配置されて
いるフリップチップ部と該フリップチップ部の周辺に配
置されている入出力端子群とから構成されている半導体
回路に於いて、該フリップチップ部内に、該フリップチ
ップ部内に配置されている少なくとも一部の内部回路に
対応して当該内部回路に対する情報の入出力を制御する
入出力端子が設けられている半導体回路である。
す為、以下に示す様な技術構成を有する半導体回路を提
供するものである。即ち、複数の内部回路が配置されて
いるフリップチップ部と該フリップチップ部の周辺に配
置されている入出力端子群とから構成されている半導体
回路に於いて、該フリップチップ部内に、該フリップチ
ップ部内に配置されている少なくとも一部の内部回路に
対応して当該内部回路に対する情報の入出力を制御する
入出力端子が設けられている半導体回路である。
【０００５】
【作用】本発明に於いては、上記した技術構成を採用す
る殊によって、フリップチップ部内に多数の試験用制御
信号入力端部を配置するものであるので、試験専用信号
の数を気にせずに分割方式等の方法も含めて試験そのも
のの操作を簡略化する事が可能となる。更に、本発明で
は、図１の様に回路の内部に存在するセルの出力をその
まま取り出す事が出来る為、試験，解析の時に回路の内
部状態が測定出来る。また、フリップチップからの入力
を内部セルに入力する様な回路構成にすると、回路内部
のセルの状態を、膨大なテストデータを必要とせずに設
定する事が出来る。
る殊によって、フリップチップ部内に多数の試験用制御
信号入力端部を配置するものであるので、試験専用信号
の数を気にせずに分割方式等の方法も含めて試験そのも
のの操作を簡略化する事が可能となる。更に、本発明で
は、図１の様に回路の内部に存在するセルの出力をその
まま取り出す事が出来る為、試験，解析の時に回路の内
部状態が測定出来る。また、フリップチップからの入力
を内部セルに入力する様な回路構成にすると、回路内部
のセルの状態を、膨大なテストデータを必要とせずに設
定する事が出来る。
【０００６】
【実施例】以下に本発明に係る半導体回路の具体例を図
面を参照しながら詳細に説明する。図１は、本発明に係
る半導体回路の一具体例を示すブロック図であり、複数
の内部回路２０乃至２ｎが配置されているフリップチッ
プ部７と該フリップチップ部７の周辺に配置されている
入出力端子群１１乃至１ｎとから構成されている半導体
回路１に於いて、該フリップチップ部７内に、該フリッ
プチップ部７内に配置されている少なくとも一部の内部
回路２０乃至２ｎに対応して当該内部回路に対する情報
の入出力を制御する入出力端子３０乃至３ｎが設けられ
ている半導体回路である。本発明に係る該半導体回路
は、更に当該フリップチップ部７内に配置されているの
入出力端子３０乃至３ｎは、試験用の専用指示信号の入
力端子部をとして使用されるもので有っても良く、又通
常のデータ信号の入力端子部をとして使用されるもので
有っても良い。又、本発明に於いては、当該フリップチ
ップ部７内に配置されている該入出力端子３０乃至３ｎ
と該内部回路２０乃至２ｎとは適宜のスイッチング手段
からなる選択手段４０乃至４ｎを介して互いに接続され
ているものである事が好ましく、その選択手段の具体的
な構成としては、例えば図１に示される様なＭＯＳトラ
ンジスタから構成されたスイッチング回路が使用しえ
る。係る構成を採用する事により、本発明に於ける半導
体回路に於いては該入出力端子３０乃至３ｎと該内部回
路２０乃至２ｎとは任意に互いの接続を選択的にオン／
オフするように制御することが可能となる。その為、本
発明に於ける半導体回路に於いては、当該選択手段４０
乃至４ｎの少なくとも一つを選択的に制御する制御手段
５０が当該フリップチップ部７内に配置されている事が
好ましい。即ち、本発明に係る半導体回路に於いては、
半導体集積回路を構成する内部セルの入出力端子部を、
本来の回路接続とは独立した形でフリップチップ内に形
成されておき、その回路表面から必要な信号を取り出す
様に構成したものであり、当該該入出力端子３０乃至３
ｎにバンプ部を形成させて、通常の信号処理を実行させ
ても良く、又当該該入出力端子３０乃至３ｎにプローブ
を接続させて、所定の制御信号の基に所定の試験を実行
させるもので有っても良い。図２は、本発明の原理説明
図である。図２の例では、セル２０に入力される試験用
の信号或いは通常のデータ信号の出力信号ＶＩＮを従来
の構成に於いては単に次段の内部回路に伝達するのみで
有ったのに対し、本発明にかかる具体例に於いてはノー
ド１Ｎからフリップチップ領域７の入出力端部３０へ出
力し、これにより、該内部回路の性能試験を実行するも
のである。又図２の具体例では、フリップチップ領域７
の入出力端部３０へ出力する際何も特別な回路を付加し
ていない。一方、図３は、図２に示された内部回路２０
と入出力端部３０との間にＭＯＳトランジスタからなる
選択回路４０を配置して、該内部回路２０と入出力端部
３０との間の接続を当該ＭＯＳトランジスタのオン・オ
フ動作を利用して当該接続をオン・オフする容易構成し
たものである。その為、該ＭＯＳトランジスタのオン・
オフ動作を制御する為の制御手段５０が設けられてお
り、それによって、フリップチップ領域７の入出力端部
３０へ出力をコントロールしている。本発明では、当該
任意の入出力端部３０に、試験用のプローブを接続させ
る事により、回路の内部に存在する任意或いは所定の内
部回路、例えばセル、カウンタ等の出力をそのまま取り
出す事が出来る為、試験，解析の時に回路の内部状態が
測定出来る。また、所定の測定すべき内部回路の内部状
態を所定の状態に容易にセットする事が出来る。例え
ば、当該内部回路がカウンタである場合、該カウンタと
接続されている入出力端部３０に所定の信号を印加する
事により、該カウンタの値を任意のカウント値に設定す
る事が可能となる。即ち、フリップチップからの入力を
内部セルに入力する様な回路構成にすると、回路内部の
セルの状態を、膨大なテストデータを必要とせずに設定
する事が出来る。又、本発明に於いては通常のデータ信
号が入力された場合に於いて、所定の内部回路の出力状
態を任意の場所で且つ任意のタイミングで取り出して見
る事が可能であるから、コンピュータを用いて行われる
シュミレーションと同様の試験が、実装チップ上で実施
出来、その解析を行う事が可能となる。又、図１に示す
本発明の１具体例に於いては、選択手段４０乃至４ｎを
一つの制御手段５０により同時にオン・オフ制御される
例をしめしているが、本発明に於いては係る構成に限定
されるものではなく、各選択手段４０乃至４ｎは、個別
或いは所定のグループ毎に制御される様に構成されるも
ので有っても良い。更に、本発明における具体例におい
ては、該内部回路２０乃至２ｎと入出力端部３０乃至３
ｎとは、一対一の関係で配置した例を示しているが、本
発明に於いては係る構成に限定されるものではなく、各
選択手段４０乃至４ｎは、最適、且つ効率的な検査、試
験、シュミラーショインが実行しえる範囲内で適当な所
定の大きさのグループ毎に制御される様に構成されるも
ので有っても良い。本実施例では、コントロール信号が
『Ｈ』の時に各内部セルの出力がエリア・バンプに出力
される様に動作する。一方、コントロール信号が『Ｌ』
の場合には、セルの出力はフリップチップ上には現れな
い。
面を参照しながら詳細に説明する。図１は、本発明に係
る半導体回路の一具体例を示すブロック図であり、複数
の内部回路２０乃至２ｎが配置されているフリップチッ
プ部７と該フリップチップ部７の周辺に配置されている
入出力端子群１１乃至１ｎとから構成されている半導体
回路１に於いて、該フリップチップ部７内に、該フリッ
プチップ部７内に配置されている少なくとも一部の内部
回路２０乃至２ｎに対応して当該内部回路に対する情報
の入出力を制御する入出力端子３０乃至３ｎが設けられ
ている半導体回路である。本発明に係る該半導体回路
は、更に当該フリップチップ部７内に配置されているの
入出力端子３０乃至３ｎは、試験用の専用指示信号の入
力端子部をとして使用されるもので有っても良く、又通
常のデータ信号の入力端子部をとして使用されるもので
有っても良い。又、本発明に於いては、当該フリップチ
ップ部７内に配置されている該入出力端子３０乃至３ｎ
と該内部回路２０乃至２ｎとは適宜のスイッチング手段
からなる選択手段４０乃至４ｎを介して互いに接続され
ているものである事が好ましく、その選択手段の具体的
な構成としては、例えば図１に示される様なＭＯＳトラ
ンジスタから構成されたスイッチング回路が使用しえ
る。係る構成を採用する事により、本発明に於ける半導
体回路に於いては該入出力端子３０乃至３ｎと該内部回
路２０乃至２ｎとは任意に互いの接続を選択的にオン／
オフするように制御することが可能となる。その為、本
発明に於ける半導体回路に於いては、当該選択手段４０
乃至４ｎの少なくとも一つを選択的に制御する制御手段
５０が当該フリップチップ部７内に配置されている事が
好ましい。即ち、本発明に係る半導体回路に於いては、
半導体集積回路を構成する内部セルの入出力端子部を、
本来の回路接続とは独立した形でフリップチップ内に形
成されておき、その回路表面から必要な信号を取り出す
様に構成したものであり、当該該入出力端子３０乃至３
ｎにバンプ部を形成させて、通常の信号処理を実行させ
ても良く、又当該該入出力端子３０乃至３ｎにプローブ
を接続させて、所定の制御信号の基に所定の試験を実行
させるもので有っても良い。図２は、本発明の原理説明
図である。図２の例では、セル２０に入力される試験用
の信号或いは通常のデータ信号の出力信号ＶＩＮを従来
の構成に於いては単に次段の内部回路に伝達するのみで
有ったのに対し、本発明にかかる具体例に於いてはノー
ド１Ｎからフリップチップ領域７の入出力端部３０へ出
力し、これにより、該内部回路の性能試験を実行するも
のである。又図２の具体例では、フリップチップ領域７
の入出力端部３０へ出力する際何も特別な回路を付加し
ていない。一方、図３は、図２に示された内部回路２０
と入出力端部３０との間にＭＯＳトランジスタからなる
選択回路４０を配置して、該内部回路２０と入出力端部
３０との間の接続を当該ＭＯＳトランジスタのオン・オ
フ動作を利用して当該接続をオン・オフする容易構成し
たものである。その為、該ＭＯＳトランジスタのオン・
オフ動作を制御する為の制御手段５０が設けられてお
り、それによって、フリップチップ領域７の入出力端部
３０へ出力をコントロールしている。本発明では、当該
任意の入出力端部３０に、試験用のプローブを接続させ
る事により、回路の内部に存在する任意或いは所定の内
部回路、例えばセル、カウンタ等の出力をそのまま取り
出す事が出来る為、試験，解析の時に回路の内部状態が
測定出来る。また、所定の測定すべき内部回路の内部状
態を所定の状態に容易にセットする事が出来る。例え
ば、当該内部回路がカウンタである場合、該カウンタと
接続されている入出力端部３０に所定の信号を印加する
事により、該カウンタの値を任意のカウント値に設定す
る事が可能となる。即ち、フリップチップからの入力を
内部セルに入力する様な回路構成にすると、回路内部の
セルの状態を、膨大なテストデータを必要とせずに設定
する事が出来る。又、本発明に於いては通常のデータ信
号が入力された場合に於いて、所定の内部回路の出力状
態を任意の場所で且つ任意のタイミングで取り出して見
る事が可能であるから、コンピュータを用いて行われる
シュミレーションと同様の試験が、実装チップ上で実施
出来、その解析を行う事が可能となる。又、図１に示す
本発明の１具体例に於いては、選択手段４０乃至４ｎを
一つの制御手段５０により同時にオン・オフ制御される
例をしめしているが、本発明に於いては係る構成に限定
されるものではなく、各選択手段４０乃至４ｎは、個別
或いは所定のグループ毎に制御される様に構成されるも
ので有っても良い。更に、本発明における具体例におい
ては、該内部回路２０乃至２ｎと入出力端部３０乃至３
ｎとは、一対一の関係で配置した例を示しているが、本
発明に於いては係る構成に限定されるものではなく、各
選択手段４０乃至４ｎは、最適、且つ効率的な検査、試
験、シュミラーショインが実行しえる範囲内で適当な所
定の大きさのグループ毎に制御される様に構成されるも
ので有っても良い。本実施例では、コントロール信号が
『Ｈ』の時に各内部セルの出力がエリア・バンプに出力
される様に動作する。一方、コントロール信号が『Ｌ』
の場合には、セルの出力はフリップチップ上には現れな
い。
【０００７】
【発明の効果】以上説明した様に、本発明によれば、実
際のチップの内部状態をシミュレーションで解析する時
の様に知る事ができるという効果を表し、少ないテスト
データで故障検出率の高い試 験をする事が出来、故障
箇所の解析作業の軽減及びテストデータ量の削減に寄与
するところ が大きい。また、フリップチップよりチッ
プ内のセルに直接信号を入力する事も可能である為、ス
キャンパス回路を使用するよりも、簡単な回路構成で内
部のカウンターの状態設定等が可能となり、より少ない
面積で試験を考慮した回路を設計することが出来、また
チップの回りに配置する入出力用のパッドも試験用のパ
ッド数がフリップチップの利用で減らせる事により、有
効に使用することが出来るようになる。
際のチップの内部状態をシミュレーションで解析する時
の様に知る事ができるという効果を表し、少ないテスト
データで故障検出率の高い試 験をする事が出来、故障
箇所の解析作業の軽減及びテストデータ量の削減に寄与
するところ が大きい。また、フリップチップよりチッ
プ内のセルに直接信号を入力する事も可能である為、ス
キャンパス回路を使用するよりも、簡単な回路構成で内
部のカウンターの状態設定等が可能となり、より少ない
面積で試験を考慮した回路を設計することが出来、また
チップの回りに配置する入出力用のパッドも試験用のパ
ッド数がフリップチップの利用で減らせる事により、有
効に使用することが出来るようになる。
【図１】図１は本発明の一実施例構成図である。
【図２】図２は本発明の原理説明図、
【図３】図３は本発明に用いられる選択手段の例を説明
する図である。
する図である。
１・・半導体回路 ７・・フリップチップ領域 １１乃至１ｎ・・データ信号用入出力端子部 ２０乃至２ｎ・・内部回路 ３０乃至３ｎ・・入出力端子部 ４０乃至４ｎ・・選択手段 ５０・・制御手段
Claims (4)
- 【請求項１】 複数の内部回路が配置されているフリッ
プチップ部と該フリップチップ部の周辺に配置されてい
る入出力端子群とから構成されている半導体回路に於い
て、該フリップチップ部内に、該フリップチップ部内に
配置されている少なくとも一部の内部回路に対応して当
該内部回路に対する情報の入出力を制御する入出力端子
が設けられている事を特徴とする半導体回路。 - 【請求項２】 当該フリップチップ部内に配置されてい
るの入出力端子は、試験用信号の入力端子部を構成する
ものである事を特徴とする請求項１記載半導体回路。 - 【請求項３】 当該フリップチップ部内に配置されてい
る該入出力端子と該内部回路と接続を選択的に制御する
選択回路が設けられている事を特徴とする請求項２記載
半導体回路。 - 【請求項４】 当該選択回路の少なくとも一つを選択的
に制御する制御回路が当該フリップチップ部内に配置さ
れている事を特徴とする請求項３記載半導体回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3236567A JPH0572295A (ja) | 1991-09-17 | 1991-09-17 | 半導体回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3236567A JPH0572295A (ja) | 1991-09-17 | 1991-09-17 | 半導体回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0572295A true JPH0572295A (ja) | 1993-03-23 |
Family
ID=17002552
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3236567A Withdrawn JPH0572295A (ja) | 1991-09-17 | 1991-09-17 | 半導体回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0572295A (ja) |
-
1991
- 1991-09-17 JP JP3236567A patent/JPH0572295A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981203 |