JPH057308A - 同期信号検出および再生方式 - Google Patents

Abstract

(57)【要約】 【目的】 本発明は簡単な回路によってＭＵＳＥ信号の
同期信号を検出して同期信号を再生し、これによって同
期信号検出回路および同期信号再生回路部分の大幅なコ
ストダウンを達成する。 【構成】 同期検出部３によってＭＵＳＥ信号をＶＳＢ
−ＡＭ方式で過変調したときのＩＦ信号を包絡線検波し
て得られる信号のレベルや前記ＩＦ信号を直接、サンプ
リングして得られる信号のレベルと、期間とが所定の条
件を満たすかどうかを判定してクランプレベル期間を検
出し、この検出結果に基づき全ラインのＨＤを検出し、
またＨＤ同期信号再生部４によって前記検出結果と前記
各信号とに基づいてＨＤ同期信号を再生する。

Description

【発明の詳細な説明】

【０００１】［発明の目的］

【０００２】

【産業上の利用分野】本発明はＭＵＳＥ信号をＶＳＢ−
ＡＭ方式で過変調したときなどに使用される同期信号検
出および再生方式に関する。

【０００３】［発明の概要］本発明はＭＵＳＥ信号をＶ
ＳＢ−ＡＭ方式で過変調したときのＩＦ信号を包絡線検
波して得られる信号のレベルや前記ＩＦ信号を直接、サ
ンプリングして得られる信号のレベルと、期間とが所定
の条件を満たすかどうかを判定してクランプレベル期間
を検出し、この検出結果に基づき全ラインのＨＤを検出
し、この検出結果と前記各信号とに基づいてＨＤ同期信
号を再生する。

【０００４】

【従来の技術】ＮＴＳＣ信号方式のテレビジョンシステ
ムにおいては、同期信号が負極性となっているため、振
幅分離等の技術を用いて同期信号を分離抽出している。

【０００５】

【発明が解決しようとする課題】しかしながら、ハイビ
ションテレビジョンシステム等において使用されるＭＵ
ＳＥ信号では、正極性の同期信号を使用しているので、
このような振幅分離等の技術で同期信号を抽出すること
ができない。

【０００６】このため、ＭＵＳＥデコーダ等で用いられ
ているように非常に複雑な回路によって同期信号を抽出
しなければならず、製造コストが高くなってしまうとい
う問題があった。

【０００７】本発明は上記の事情に鑑み、簡単な回路に
よってＭＵＳＥ信号の同期信号を検出して同期信号を再
生することができ、これによって同期信号検出回路およ
び同期信号再生回路部分の大幅なコストダウンを達成す
ることができる同期検出および再生方式を提供すること
を目的としている。

【０００８】［発明の構成］

【０００９】

【課題を解決するための手段】上記の目的を達成するた
めに本発明による同期信号検出方式は、ＭＵＳＥ信号の
ＩＦ信号を包絡線検波して得られる信号のレベルと期間
とが所定の条件を満たすかどうかを判定するクランプレ
ベル検出部と、このクランプレベル検出部の判定結果に
基づいて全ラインのＨＤ期間に対してＨＤを検出するＨ
Ｄ検出部とを備えたことを特徴としている。

【００１０】また、本発明による同期信号再生方式は、
検出されたＨＤに基づいてＭＵＳＥ信号のＩＦ信号を包
絡線検波して得られる信号のＨＤ部分をゲートし、この
ゲート動作によって得られた信号に基づいて演算を行な
ってＨＤ期間の中点からのずれを示す位相誤差信号を生
成する位相誤差検出部と、この位相誤差検出部によって
得られた位相誤差信号に基づいてクロック信号を再生す
るクロック生成部と、このクロック生成部によって得ら
れたクロック信号を計数して計数値が所定値になる毎に
ＨＤ同期信号を再生するＨＤ同期信号再生部とを備えた
ことを特徴としている。

【００１１】

【作用】上記の構成において、クランプレベル検出部に
よってＭＵＳＥ信号のＩＦ信号を包絡線検波して得られ
る信号のレベルと、期間とが所定の条件を満たすかどう
かが判定されるとともに、ＨＤ検出部によって前記クラ
ンプレベル検出部の判定結果から全ラインのＨＤが検出
される。

【００１２】

【実施例】図１は本発明による同期信号検出および再生
方式の第１実施例を適用した同期信号検出再生回路の一
例を示すブロック図である。

【００１３】この図に示す同期信号検出再生回路は包絡
線検出部１と、Ａ／Ｄ変換部２と、同期検出部３と、Ｈ
Ｄ同期信号再生部４とを備えており、図２に示す伝送信
号形式で送信されるＭＵＳＥ信号を受信して得られたＩ
Ｆ信号を取り込んで、クランプレベル部分を検出してＨ
Ｄ期間を検知するととともに、このＨＤ期間に対応する
ＨＤ同期信号を再生する。

【００１４】包絡線検出部１はＭＵＳＥ信号を受信して
得られた一定振幅のＩＦ信号を取り込むとともに、この
ＩＦ信号を検波して包絡線信号を抽出し、これをＡ／Ｄ
変換部２に供給する。

【００１５】Ａ／Ｄ変換部２は予め設定されている周
期、例えば３２．４ＭＨｚのクロックレートで前記包絡
線検出部１から出力される包絡線信号を取り込んでこれ
を量子化し予め設定されているビット数、例えば８ビッ
トのデジタル信号に変換し、これを同期検出部３に供給
する。

【００１６】同期検出部３は第１ゲート信号生成部５
と、システムクロック信号生成部６と、第２ゲート信号
生成部７と、制御信号生成部８とを備えており、前記Ａ
／Ｄ変換部２から出力されるデジタル信号のクランプレ
ベル期間を検出してＨＤ期間を検知するととともに、こ
のＨＤ期間に対応する第２ゲート信号を生成してこれを
ＨＤ同期信号生成部４に供給する。

【００１７】第１ゲート信号生成部５は図３に示す如く
クランプレベル検出回路１０と、クランプ期間判定回路
１１と、信号ループ回路１２と、第１ゲート信号生成回
路１３とを備えており、前記Ａ／Ｄ変換部２から出力さ
れるデジタル信号を取り込んでクランプレベル期間を検
出するとともに、この検出結果に基づいて第１ゲート信
号を生成してこれをシステムクロック信号生成部６と、
第２ゲート信号生成部７と、制御信号生成部８とに供給
する。

【００１８】クランプレベル検出回路１０は前記包絡線
検波部１に入力されるＩＦ信号の変調度に応じたレベ
ル、例えば極めてキャリア抑圧に近い状態では零に近い
レベルの基準レベル信号を出力するように設定されるレ
ベル設定回路１４と、このレベル設定回路１４から出力
される基準レベル信号と前記Ａ／Ｄ変換部２から出力さ
れるデジタル信号との差を取り、その絶対値を示す差分
信号を生成する差分抽出回路１５と、クランプレベル判
定値が設定されるクランプレベル設定回路１６と、前記
差分抽出回路１５から出力される差分信号の値と前記ク
ランプレベル設定回路１６に設定されているクランプレ
ベル判定値とを比較して前記差分抽出回路１５から出力
される差分信号の値が前記クランプレベル判定値より小
さいとき、低レベル検知信号を生成するコンパレータ回
路１７と、このコンパレータ回路１７から低レベル検知
信号が出力されたとき、これを検出してロード信号を生
成する立ち上がり検出回路１８と、前記コンパレータ回
路１７から低レベル検知信号が出力されなくなったと
き、これを検出してクリア信号を生成する立ち下がり検
出回路１９とを備えている。

【００１９】そして、前記Ａ／Ｄ変換部２から出力され
るデジタル信号を取り込んでこのデジタル信号のレベル
と基準レベル信号との差が予め設定されているクランプ
判定値より小さくなったとき、低レベル検知信号を生成
してこれをクランプ期間判定回路１１に供給するととも
に、ロード信号を生成してこれを前記クランプ期間判定
回路１１に供給し、前記デジタル信号のレベルと基準レ
ベル信号との差が前記クランプ判定値より大きくなった
とき、低レベル検知信号の生成を停止するとともに、ク
リア信号を生成してこれを前記クランプ期間判定回路１
１に供給する。

【００２０】クランプ期間判定回路１１は前記クランプ
レベル検出回路１０から出力されるロード信号と信号ル
ープ回路１２から出力されるロード信号との論理和をと
るオア回路２０と、クランプ期間データ値“７４８”が
設定されるクランプ期間データ設定回路２１と、前記オ
ア回路２０からロード信号が出力されたとき、前記クラ
ンプ期間データ設定回路２１に設定されているクランプ
期間データ値“７４８”を初期の計数値としてロード
し、この後システムクロック信号が供給される毎に前記
計数値をデクリメントして前記クランプレベル検出回路
１０からクリア信号が出力される前に、前記計数値が零
になったとき、クランプレベル期間の終了を検出したこ
とを示すクランプ期間終了検出信号を生成するカウンタ
回路２２とを備えている。

【００２１】そして、前記クランプレベル検出回路１０
や信号ループ回路１２からロード信号が出力される毎
に、カウンタ回路２２によってクランプ期間データ設定
回路２１に設定されているクランプ期間データ値“７４
８”をロードし、この後システムクロック信号が供給さ
れる毎に前記計数値をデクリメントして前記クランプレ
ベル検出回路１０からクリア信号が出力される前に、前
記計数値が零になったとき、クランプ期間の終了を検出
したことを示すクランプ期間終了検出信号を生成してこ
れを信号ループ回路１２と、第１ゲート信号生成回路１
３とに供給する。

【００２２】信号ループ回路１２はシステムクロック信
号が供給される毎にシフト動作を行なって前記クランプ
期間判定回路１１からクランプ期間終了検出信号が出力
されたとき、これを取り込んで“２２”クロック後にＨ
Ｄ期間終了信号として出力するシフトレジスタ回路２３
と、ＭＵＳＥ信号のクランプレベル期間とＨＤ同期期間
との間の長さを示す隙間期間データ値“１９０”が設定
される隙間期間データ設定回路２４と、前記シフトレジ
スタ回路２３からＨＤ期間終了信号が出力されたとき、
前記隙間期間データ設定回路２４に設定されている隙間
期間データ値“１９０”を初期の計数値としてロード
し、この後システムクロック信号が供給される毎に前記
計数値をデクリメントしてこれが零になったとき、前回
の測定結果に基づいて予測される今回のクランプレベル
期間の開始タイミングを示すロード信号を生成するカウ
ンタ回路２５とを備えている。

【００２３】そして、前記クランプ期間判定回路１１か
らクランプ期間終了検出信号が出力されたとき、これを
取り込んで“２２”クロック遅延させた後、システムク
ロック信号を“１９０”計数したとき、ロード信号を生
成してこれを前記クランプ期間判定回路１１に供給す
る。

【００２４】また、第１ゲート信号生成回路１３は実験
等によって得られたライン数値が設定されるライン数設
定回路２６と、前記クランプ期間判定回路１１からクラ
ンプ期間終了検出信号が出力される毎にこれを計数して
この計数結果と前記ライン数設定回路２６に設定されて
いるライン数値とが一致したとき、検出信号を生成する
カウンタ回路２７と、１走査ラインのクロック数値が設
定される期間データ設定回路２９と、前記カウンタ回路
２７から検出信号が出力される毎に、前記期間データ設
定回路２８に設定されているクロック数値を初期の計数
値としてロードし、この後システムクロック信号が供給
される毎に前記計数値をデクリメントしてこの計数値が
零になったとき、第１ゲート信号を生成するカウンタ回
路２９とを備えている。

【００２５】そして、前記クランプ期間判定回路１１か
らクランプ期間終了検出信号が所定回数、出力されたと
き、システムクロック信号の計数を開始してシステムク
ロック信号を“９６０”計数したとき、第１ゲート信号
を生成してこれをシステムクロック信号生成部６と、第
２ゲート信号生成部７と、制御信号生成部８とに供給す
る。

【００２６】システムクロック信号生成部６は図４に示
す如く前記第１ゲート信号生成部５から出力される第１
ゲート信号の位相と帰還信号の位相とを比較してこの比
較結果に応じた電圧値の信号を生成する位相比較回路３
０と、この位相比較回路３０から出力される信号を積分
するループフィルタ回路３１と、前記制御信号生成部８
から第２制御信号が出力されていないときには前記ルー
プフィルタ回路３１から出力される信号を取り込んでこ
れを出力し、また前記制御信号生成部８から第２制御信
号が出力されたときには、前記ループフィルタ回路から
出力される信号をサンプルして前記第２制御信号が出力
されなくなるまでホールドしてサンプルした信号を出力
し続けるサンプル・ホールド回路３２と、このサンプル
・ホールド回路３２から出力される信号の電圧値に応じ
た周波数（基本周波数は“３３．７５ＫＨｚ”）で発振
してシステムクロック信号を生成するＶＣＸＯ３３と、
このＶＣＸＯ３３から出力されるシステムクロック信号
を“１／１１２５”に分周して帰還信号を生成しこれを
前記位相比較回路３０に供給する分周回路３４とを備え
ている。

【００２７】そして、前記第１ゲート信号生成部５から
出力される第１ゲート信号に同期したシステムクロック
信号を生成してこれを前記第１ゲート信号生成部５と、
第２ゲート信号生成部７とに供給する。

【００２８】第２ゲート信号生成部７は図５に示す如く
前記制御信号生成部８から第１制御信号が出力されてい
るとき、前記第１ゲート信号生成部５から出力される第
１ゲート信号を通過させるアンド回路３５と、１走査ラ
インのクロック数値“９６０”が設定される期間データ
設定回路３６と、前記アンド回路３５から第１ゲート信
号が出力されたとき、リセットされて初期状態になって
前記期間データ設定回路３６に設定されているクロック
数値を初期の計数値としてロードし、この後システムク
ロック信号が供給される毎に前記計数値をディクリメン
トして計数値が零になる毎に第２ゲート信号を生成して
初期状態に戻り、以下この動作を繰り返すカウンタ回路
３７とを備えている。

【００２９】そして、前記制御信号生成部８から第１制
御信号が出力されている状態で、前記第１ゲート信号生
成部５から第１ゲート信号が出力されたとき、カウンタ
回路３７がリセットされて初期状態に戻るとともに、前
記期間データ設定回路３６に設定されているクロック数
値を初期の計数値としてロードする。この後、システム
クロック信号が供給される毎に前記計数値をディクリメ
ントして計数値が零になる毎に第２ゲート信号を生成し
て初期状態に戻る。以下、この動作を繰り返して“９６
０”クロック毎に、第２ゲート信号を生成しこれを制御
信号生成部８と、ＨＤ同期信号再生部４とに供給する。

【００３０】制御信号生成部８は図６に示す如く第１制
御信号生成回路４０と、第２制御信号生成回路４１とを
備えており、第１ゲート信号生成部５から出力される第
１ゲート信号と前記第２ゲート信号生成部７から出力さ
れる第２ゲート信号との関係が予め設定されている条件
を満たしていないとき、第１制御信号を生成してこれを
前記第２ゲート信号生成部７に供給したり、第２制御信
号を生成してこれを前記システムクロック信号生成部６
に供給したりする。

【００３１】第１制御信号生成回路４０は２つのアンド
回路４２、４４および１つのオア回路４３によって構成
され、前記第１ゲート信号生成部５から出力される第１
ゲート信号と前記第２ゲート信号生成部７から出力され
る第２ゲート信号とが時間的に一致していないとき、こ
れを検出してパルス信号を生成する不一致検出回路４５
と、この不一致検出回路４５からパルス信号が出力され
る毎に、これを計数し、第１制御信号が供給されたと
き、計数値を零に戻すカウンタ回路４６と、このカウン
タ回路４６の計数値が予め設定されている値になったと
き、これを検出して第１制御信号を生成して前記カウン
タ回路４６をリセットするコンパレータ回路４７とを備
えており、前記第１ゲート信号生成部５から出力される
第１ゲート信号と前記第２ゲート信号生成部７から出力
される第２ゲート信号とが一致していない状態が所定回
数、発生したとき、これを検出して第１制御信号を生成
し、これを前記第２ゲート信号生成部７に供給する。

【００３２】これによって、第１ゲート信号生成部５か
ら第１ゲート信号が出力されなくなった後、図７（ａ）
に示す如く前記第１ゲート信号生成部５から第１ゲート
信号が出力され始めたとき、図７（ｃ）に示す如く第２
ゲート信号生成部７から出力される第２ゲート信号を前
記第１ゲート信号に同期させて、図７（ｂ）に示す如く
システムクロック信号生成部６から出力されるシステム
クロック信号を前記第１ゲート信号に同期させる。

【００３３】また、第２制御信号生成回路４１は１つの
アンド回路４８によって構成され、前記第２ゲート信号
生成部７から第２ゲート信号が出力されている状態で前
記第１ゲート信号生成部５から第１ゲート信号が出力さ
れなくなったとき、これを検出して立ち上がりパルス信
号を生成する信号有無検出回路４９と、データ“１”が
設定されるデータ設定回路５０と、前記第２ゲート信号
生成部７から第２ゲート信号が出力されたとき、前記デ
ータ設定回路５０に設定されているデータ“１”をロー
ドし、この状態で前記信号有無検出回路４９から立ち上
がりパルス信号が出力されたとき、ロードしたデータ
“１”をダウンカウントして第２制御信号を生成するダ
ウンカウンタ回路５１とを備えており、前記第２ゲート
信号生成部７から第２ゲート信号が出力されている状態
で前記第１ゲート信号生成部５から第１ゲート信号が出
力されなくなったとき、これを検出して第２制御信号を
生成し、これを前記システムクロック信号生成部６に供
給してこのシステムクロック信号生成部６から出力され
るシステムクロック信号の周波数をロックさせる。

【００３４】また、ＨＤ同期信号再生部４は位相誤差信
号検出部５５と、ループフィルタ部５６と、ＶＣＸＯ５
７と、カウンタ回路５８とを備えており、図９（ａ）に
示す如く前記第２ゲート信号生成部７から出力される第
２ゲート信号に基づいて、図９（ｂ）に示す如く前記Ａ
／Ｄ変換部２から出力されるデジタル信号のＨＤ期間部
分を切り出すとともに、切り出したデジタル信号に基づ
いてＨＤ期間の中点を検出し、この中点に応じた正確な
タイミングでＨＤ同期信号を再生する。

【００３５】位相誤差信号検出部５５は図８に示す如く
ゲート回路５６と、シフトレジスタ回路５８と、演算回
路５９とを備えており、前記第２ゲート信号生成部７か
ら出力される第２ゲート信号に基づいて前記Ａ／Ｄ変換
部２から出力されるデジタル信号をゲートしてＨＤ部分
のみを選択するとともに、選択したデジタル信号に基づ
いて演算を行なってＨＤ期間の中点からの誤差を示す位
相誤差信号を生成しこれを前記ループフィルタ部５６に
供給する。

【００３６】ゲート回路５６は前記第２ゲート信号生成
部７から第２ゲート信号が出力されているとき、前記Ａ
／Ｄ変換部２から出力されるデジタル信号を通過させて
シフトレジスタ回路５８と、演算回路５９とに供給す
る。

【００３７】シフトレジスタ回路５８はクロック信号が
供給される毎に、前記ゲート回路５６から出力されるデ
ジタル信号を取り込んでこれを順次、シフトして遅延さ
せるとともに、この遅延動作によって得られた“８”ク
ロック前のデジタル信号と、“４”クロック前のデジタ
ル信号とを演算回路５９に供給する。

【００３８】演算回路５９は前記シフトレジスタ回路５
８から出力される“８”クロック前のデジタル信号を取
り込んで符号を反転させる符号反転回路６５と、この符
号反転回路６５によって符号が反転されたデジタル信号
と前記ゲート回路５６から出力される今回のデジタル信
号とを加算する加算回路６６と、この加算回路６６の加
算動作によって得られたデジタル信号の絶対値を求める
絶対値回路６７と、この絶対値回路６７から出力される
デジタル信号に対して“−１／２”をかける係数回路６
８と、この係数回路６８から出力されるデジタル信号と
前記シフトレジスタ回路５８から出力される“４”クロ
ック前のデジタル信号とを加算して位相誤差信号を生成
する加算回路６９とを備えており、前記シフトレジスタ
回路５８から出力される“８”クロック前のデジタル信
号と、“４”クロック前のデジタル信号と、前記ゲート
回路５６から出力される今回のデジタル信号とに基づい
て次式に示す演算を行なってＨＤ期間の中点からの誤差
を示す位相誤差信号を生成してこれを前記ループフィル
タ部５６に供給する。

【００３９】

【数１】

【００４０】この場合、この（１）式から明らかなよう
に、ＭＵＳＥ信号のＩＦ信号のＨＤ波形の部分のキャリ
アの極性が１ライン毎に反転する程度の過変調となり、
図９（ｂ）に示す如く、前記Ａ／Ｄ変換部２から出力さ
れるデジタル信号のレベルの微分値の符号が最小点を堺
にして反転していても、１ラインに１回、確定するＨＤ
期間の中点を確実に検出して前記中点に対する位相誤差
を求めることができる。

【００４１】また、ループフィルタ部５６は前記位相誤
差信号検出部５５から出力される位相誤差信号を積分し
てこの積分動作によって得られた信号をＶＣＸＯ５７に
供給する。

【００４２】ＶＣＸＯ５７は前記ループフィルタ部５６
から出力される信号に応じた周波数で発振してクロック
信号を生成し、これを前記位相誤差信号検出部５５と、
Ａ／Ｄ変換部２と、カウンタ回路５８とに供給する。

【００４３】カウンタ回路５８は前記ＶＣＸＯ５７から
出力されるクロック信号をカウントして計数値が“９６
０”になる毎に、ＨＤ同期信号を生成して次段回路（図
示は省略する）に出力する。

【００４４】このようにこの実施例においては、受信動
作によって得られたＭＵＳＥ信号のレベル判定と、期間
判定とを行なってクランプレベル期間を検出するように
したので、簡単な回路によってＭＵＳＥ信号のＨＤ期間
を検出してＨＤ同期信号を再生することができ、これに
よって同期信号検出回路部分の大幅なコストダウンを達
成することができる。

【００４５】また、上述した実施例においては、第１ゲ
ート信号生成部５に設けられた差分抽出回路１５によっ
てＩＦ信号の変調度に応じたレベルのプリセット値と、
ＩＦ信号に対応するデジタル信号との差を抽出しこれら
の差の絶対値を使用するようにしているので、ノイズに
よる誤動作が発生しないようにすることができる。

【００４６】また、第１ゲート信号生成部５によってＩ
Ｆ信号のレベル判定と、“７４８”クロックの期間判定
を数フレームに渡って行なってクランプレベル期間を検
出するようにしているので、送信側から送信されるＭＵ
ＳＥ信号の変調度がキャリア抑圧に近く、これに対応し
てクランプレベル期間のＩＦ信号レベルが零に非常に近
いレベルになっても、また過変調になっても、クランプ
レベル期間を検出することができる。なお、この場合、
図２に示す如く映像のＹ信号で同様の信号が存在する可
能性があるが、このような信号をクランプレベル期間の
信号と誤判定しても、その期間の直後にＨＤ期間が存在
するので、なんら差し支えない。また、映像のＣ信号期
間と、Ｙ信号期間とにまたがって、上述した信号と同様
な信号が存在する可能性があるが、この実施例において
は、信号ループ回路１２によってＨＤ期間が終了してか
ら“１９１”クロック後かどうかを判定しているため、
このような信号によってクランプ期間判定回路１１のカ
ウンタ２２が動作を開始しても、信号ループ回路１２に
よって“１９０”クロック以内に検出が開始されたもの
は誤検出として排除することができる。

【００４７】また、上述した実施例においては、第１ゲ
ート信号生成部５から出力される第１ゲート信号の位相
と、第２ゲート信号生成部７から出力される第２ゲート
信号の位相とが一定値以上ずれたとき、制御信号生成部
８によってこれを検出して第１制御信号を生成するとと
もに、この第１制御信号によって第２ゲート信号生成部
７のカウンタ回路３７をリセットしこの第２ゲート信号
生成部７から出力される第２ゲート信号の位相を第１ゲ
ート信号生成部５から出力される第１ゲート信号の位相
と同期させるようにしているので、第１ゲート信号生成
部５から出力される第１ゲート信号の位相と、第２ゲー
ト信号生成部７から出力される第２ゲート信号の位相と
のずれを一定値以内にすることができる。

【００４８】また、上述した実施例においては、第２ゲ
ート信号生成部７から第２ゲート信号が出力されている
状態で前記第１ゲート信号生成部５から第１ゲート信号
が出力されなくなったとき、これを検出して第２制御信
号を生成し、これをシステムクロック信号生成部６に供
給してサンプル・ホールド回路３２に前記第１ゲート信
号生成部５から第１ゲート信号が出力されなくなる前の
値を保持させるようにしているので、第１ゲート信号生
成部５から第１ゲート信号が出力されなくなっても、前
記第１ゲート信号生成部５から新たな第１ゲート信号が
出力されるまでの間（例えば、数フレームの間）、ほぼ
正確なシステムクロック信号を生成することができ、こ
れによって第２ゲート信号生成部７からほぼ正確な第２
ゲート信号を出力させることができる。

【００４９】また、この実施例においては、ＨＤ期間の
中点からの誤差を示す位相誤差信号を生成してＶＣＸＯ
５７から出力されるクロック信号の位相を前記中点とを
対応させながら、前記クロック信号を計数してＨＤ同期
信号を再生するようにしているので、正確なＨＤ同期信
号を再生することができる。

【００５０】図１０は本発明による同期信号検出および
再生方式の第２実施例を適用した同期信号検出再生回路
の一例を示すブロック図である。なお、この図におい
て、図１に示す各部と同じ部分には同じ符号が付してあ
る。

【００５１】この図に示す同期信号検出再生回路が図１
に示す回路と異なる点は包絡線検出部１とＡ／Ｄ変換部
２とに代えてサンプリング部７５を設け、さらに第１ゲ
ート信号生成部５に代えて第１ゲート信号生成部７６を
設けたことである。

【００５２】サンプリング部７５は前記ＨＤ同期信号再
生部４から出力されるクロック信号に基づいたサンプリ
ングタイミングでキャリア抑圧されたＭＵＳＥ信号のＩ
Ｆ信号を直接サンプリングしてデジタル信号を抽出し、
これを同期検出部３の第１ゲート信号生成部７６と、Ｈ
Ｄ同期信号再生部４の位相誤差検出部５５とに供給す
る。

【００５３】第１ゲート信号生成部７６は図１１に示す
如くクランプレベル検出回路７７と、クランプ期間判定
回路１１と、信号ループ回路１２と、第１ゲート信号生
成回路１３とを備えており、前記サンプリング部７５か
ら出力されるデジタル信号を取り込んでクランプレベル
期間を検出するとともに、この検出結果に基づいて第１
ゲート信号を生成してこれをシステムクロック信号生成
部６と、第２ゲート信号生成部７と、制御信号生成部８
とに供給する。なお、この図に示すクランプ期間判定回
路１１および信号ループ回路１２、第２ゲート信号生成
回路１３は上述した第１ゲート信号生成部５に設けられ
ているものと同じものである。

【００５４】クランプレベル検出回路７７はデジタル値
判定回路７８と、立ち上がり検出回路１８と、立ち下が
り検出回路１９とを備えており、前記サンプリング部７
５から出力されるデジタル信号を取り込んでこのデジタ
ル信号の値が“０”または“１”のとき、低レベル検知
信号（“１”信号）を生成してこれをクランプ期間判定
回路１１に供給するとともに、ロード信号を生成してこ
れを前記クランプ期間判定回路１１に供給し、前記デジ
タル信号の値が“２”以上になったとき、低レベル検知
信号の生成を停止するとともに、クリア信号を生成して
これを前記クランプ期間判定回路１１に供給する。

【００５５】この場合、デジタル値判定回路７８は図１
２に示す如く前記サンプリング部７５から出力されるデ
ジタル信号の上位“７”ビットを反転させるインバータ
８０と、前記デジタル信号の最下位ビットを反転させる
インバータ８１と、前記サンプリング部７５から出力さ
れるデジタル信号の最下位ビットと前記インバータ８０
から出力される信号との論理積をとって前記デジタル信
号の値が“１”のときこれを検出するアンド回路８２
と、前記各インバータ８０、８１から出力される信号の
論理積をとって前記サンプリング部７５から出力される
デジタル信号の値が“０”のとき、これを検出するアン
ド回路８３と、これらの各アンド回路８２、８３から出
力される信号の論理和をとるオア回路８４とを備えてお
り、前記サンプリング部７５から出力されるデジタル値
の値が“０”または“１”のとき、低レベル検知信号を
生成してこれをクランプ期間判定回路１１と、立ち上が
り検出回路１８と、立ち下がり検出回路１９とに供給す
る。

【００５６】これによって、図３に示す上述した実施例
のクランプレベル検出回路１０と同様に前記デジタル信
号の値がクランプレベルとなっているとき、これを検出
してクランプ期間判定回路１１を動作させることができ
る。

【００５７】このようにしても、上述した実施例と同様
に簡単な回路によってＭＵＳＥ信号のクランプレベル期
間を検出してＨＤ同期信号を再生することができ、これ
によって同期信号検出回路および同期信号再生回路部分
の大幅なコストダウンを達成することができる。

【００５８】

【発明の効果】以上説明したように本発明によれば、簡
単な回路によってＭＵＳＥ信号の同期信号を検出して同
期信号を再生することができ、これによって同期信号検
出回路および同期信号再生回路部分の大幅なコストダウ
ンを達成することができる。

【図面の簡単な説明】

【図１】本発明による同期信号検出および再生方式の第
１実施例を適用した同期信号検出再生回路の一例を示す
ブロック図である。

【図２】図１に示す同期信号検出回路に入力されるＭＵ
ＳＥ信号のフォーマット例を示す模式図である。

【図３】図１に示す第１ゲート信号生成部の詳細な回路
例を示すブロック図である。

【図４】図１に示すシステムクロック信号生成部の詳細
な回路例を示すブロック図である。

【図５】図１に示す第２ゲート信号生成部の詳細な回路
例を示すブロック図である。

【図６】図１に示す制御信号生成部の詳細な回路例を示
すブロック図である。

【図７】図１に示す同期検出部の動作例を示すタイミン
グ図である。

【図８】図１に示す位相誤差検出部の詳細な回路例を示
すブロック図である。

【図９】図１に示すＨＤ同期信号再生部の動作例を示す
波形図である。

【図１０】本発明による同期信号検出および再生方式の
第２実施例を適用した同期信号検出再生回路の一例を示
すブロック図である。

【図１１】図１０に示す第１ゲート信号生成部の詳細な
回路例を示すブロック図である。

【図１２】図１１に示すデジタル値判定回路の詳細な回
路例を示す回路図である。

【符号の説明】

１ 包絡線検出部 ２ Ａ／Ｄ変換部 ３ 同期検出部 ４ ＨＤ同期信号再生部 ５ 第１ゲート信号生成部（クランプレベル検出部） ７ 第２ゲート信号生成部（ＨＤ検出部） ５５ 位相誤差検出部 ５７ ＶＣＸＯ（クロック生成部） ５８ カウンタ回路（ＨＤ同期信号再生部） ７５ サンプリング部

Claims (3)

【特許請求の範囲】
1. 【請求項１】 ＭＵＳＥ信号のＩＦ信号を包絡線検波し
   て得られる信号のレベルと期間とが所定の条件を満たす
   かどうかを判定するクランプレベル検出部と、このクラ
   ンプレベル検出部の判定結果に基づいて全ラインのＨＤ
   期間に対してＨＤを検出するＨＤ検出部と、を備えたこ
   とを特徴とする同期信号検出方式。
2. 【請求項２】 前記クランプレベル検出部は前記ＭＵＳ
   Ｅ信号のＩＦ信号を直接サンプリングしてレベルと期間
   とが所定の条件を満たすかどうかを判定する請求項１記
   載の同期信号検出方式。
3. 【請求項３】 検出されたＨＤに基づいてＭＵＳＥ信号
   のＩＦ信号を包絡線検波して得られる信号のＨＤ部分を
   ゲートし、このゲート動作によって得られた信号に基づ
   いて演算を行なってＨＤ期間の中点からのずれを示す位
   相誤差信号を生成する位相誤差検出部と、この位相誤差
   検出部によって得られた位相誤差信号に基づいてクロッ
   ク信号を再生するクロック生成部と、このクロック生成
   部によって得られたクロック信号を計数して計数値が所
   定値になる毎にＨＤ同期信号を再生するＨＤ同期信号再
   生部と、を備えたことを特徴とする同期信号再生方式。