JPH0573101A - 異常出力禁止回路 - Google Patents
異常出力禁止回路Info
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- JPH0573101A JPH0573101A JP26252091A JP26252091A JPH0573101A JP H0573101 A JPH0573101 A JP H0573101A JP 26252091 A JP26252091 A JP 26252091A JP 26252091 A JP26252091 A JP 26252091A JP H0573101 A JPH0573101 A JP H0573101A
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Abstract
(57)【要約】
【目的】 ＣＰＵの暴走時に、システム動作を停止さ
せ、これを保持することにより、システムの動作を安定
化すること、 【構成】 ＣＰＵ１が正常な動作をしている時には、所
定の周期のパルス信号がパルス周期判定回路２に供給さ
れる。この結果、異常発生記憶回路３からＬレベルの信
号が出力されるため、前記論理積回路４は開状態とな
り、制御信号は該論理積回路４を通って最終出力回路６
に供給される。しかしながら、ＣＰＵ１が暴走すると、
所定の周期より大きな周期のパルス信号がパルス周期判
定回路２に供給されるか、あるいはパルス信号が供給さ
れなくなる。この結果、異常発生記憶回路３の出力はＨ
レベルに反転し、以後この状態を保持する。したがっ
て、論理積回路４は閉状態になり、制御信号Ｙを遮断す
る。
せ、これを保持することにより、システムの動作を安定
化すること、 【構成】 ＣＰＵ１が正常な動作をしている時には、所
定の周期のパルス信号がパルス周期判定回路２に供給さ
れる。この結果、異常発生記憶回路３からＬレベルの信
号が出力されるため、前記論理積回路４は開状態とな
り、制御信号は該論理積回路４を通って最終出力回路６
に供給される。しかしながら、ＣＰＵ１が暴走すると、
所定の周期より大きな周期のパルス信号がパルス周期判
定回路２に供給されるか、あるいはパルス信号が供給さ
れなくなる。この結果、異常発生記憶回路３の出力はＨ
レベルに反転し、以後この状態を保持する。したがっ
て、論理積回路４は閉状態になり、制御信号Ｙを遮断す
る。
Description
【０００１】
【産業上の利用分野】この発明は異常出力禁止回路に関
し、特に、ＣＰＵを用いた機器のＣＰＵの暴走時に、該
ＣＰＵからの制御出力を確実に禁止できるようにした異
常出力禁止回路に関する。
し、特に、ＣＰＵを用いた機器のＣＰＵの暴走時に、該
ＣＰＵからの制御出力を確実に禁止できるようにした異
常出力禁止回路に関する。
【０００２】
【従来の技術】例えば、車両のパワーステアリング制御
装置においては、ステアリングシャフトに取付けられた
舵角速センサやトルクセンサの検知出力、車速センサの
出力等をＣＰＵに入力し、該ＣＰＵから、パワーステア
リング制御に必要な制御信号を得ている。例えば、車輪
を左右に駆動する油圧シリンダの動作を制御するモータ
の駆動制御信号を得ている。
装置においては、ステアリングシャフトに取付けられた
舵角速センサやトルクセンサの検知出力、車速センサの
出力等をＣＰＵに入力し、該ＣＰＵから、パワーステア
リング制御に必要な制御信号を得ている。例えば、車輪
を左右に駆動する油圧シリンダの動作を制御するモータ
の駆動制御信号を得ている。
【０００３】しかしながら、前記ＣＰＵが何らかの理由
で暴走し、異常な制御信号を出力すると、運転者のハン
ドル操作に大きな影響を及ぼすことになる。そこで、Ｃ
ＰＵが暴走した時の対策が、従来から提案されている。
で暴走し、異常な制御信号を出力すると、運転者のハン
ドル操作に大きな影響を及ぼすことになる。そこで、Ｃ
ＰＵが暴走した時の対策が、従来から提案されている。
【０００４】その対策の一つとして、ＣＰＵにウォッチ
ドックタイマを外付けしたものがある。これは、ＣＰＵ
から該ウォッチドックタイマに定期的にパルスを出力し
て、このパルスをウォッチドックタイマでモニタさせ、
該パルスが所定の周期で入力しなくなると、ＣＰＵが暴
走したと判断することにより、該ウォッチドックタイマ
からリセット信号を出力して、ＣＰＵの動作を正常な動
作に復帰させ、システムを正常に動作させるようにした
ものである。
ドックタイマを外付けしたものがある。これは、ＣＰＵ
から該ウォッチドックタイマに定期的にパルスを出力し
て、このパルスをウォッチドックタイマでモニタさせ、
該パルスが所定の周期で入力しなくなると、ＣＰＵが暴
走したと判断することにより、該ウォッチドックタイマ
からリセット信号を出力して、ＣＰＵの動作を正常な動
作に復帰させ、システムを正常に動作させるようにした
ものである。
【０００５】
【発明が解決しようとする課題】しかしながら、この従
来装置によれば、ＣＰＵの暴走が持続する場合には、シ
ステムの停止と再復帰が繰返し行われ、動作が不安定に
なるという問題があった。 この発明の目的は、前記し
た従来装置の問題点を除去し、ＣＰＵの暴走が発生した
時には、システム動作を停止させ、これを保持すること
により、システムの動作の安定化を保証するようにした
異常出力禁止回路を提供することにある。
来装置によれば、ＣＰＵの暴走が持続する場合には、シ
ステムの停止と再復帰が繰返し行われ、動作が不安定に
なるという問題があった。 この発明の目的は、前記し
た従来装置の問題点を除去し、ＣＰＵの暴走が発生した
時には、システム動作を停止させ、これを保持すること
により、システムの動作の安定化を保証するようにした
異常出力禁止回路を提供することにある。
【０００６】
【課題を解決するための手段】前記目的を達成するため
に、本発明は、ＣＰＵから出力されるパルス列を入力と
し、該パルス列の周期が予定の周期であるか、あるいは
これより大きい周期であるかを判定するパルス周期判定
回路と、予定より大きい周期になった時に、状態を反転
してこれを保持し、前記制御信号が前記被制御手段に供
給されるのを禁止する異常発生記憶回路とを具備した点
に特徴がある。
に、本発明は、ＣＰＵから出力されるパルス列を入力と
し、該パルス列の周期が予定の周期であるか、あるいは
これより大きい周期であるかを判定するパルス周期判定
回路と、予定より大きい周期になった時に、状態を反転
してこれを保持し、前記制御信号が前記被制御手段に供
給されるのを禁止する異常発生記憶回路とを具備した点
に特徴がある。
【０００７】
【作用】本発明によれば、前記パルス周期判定回路によ
り、ＣＰＵが正常であるか異常になったかの判断を迅速
にかつ正確に行うことができる。そして、異常になった
と判定した時には、異常発生記憶回路がこれを記憶し、
前記制御信号が前記被制御手段に供給されるのを禁止す
る信号を出力する。
り、ＣＰＵが正常であるか異常になったかの判断を迅速
にかつ正確に行うことができる。そして、異常になった
と判定した時には、異常発生記憶回路がこれを記憶し、
前記制御信号が前記被制御手段に供給されるのを禁止す
る信号を出力する。
【０００８】この結果、ＣＰＵが暴走をした後何らかの
理由で一時的に正常に復帰しても、前記制御信号が前記
被制御手段に供給されることはなくなるので、被制御手
段の不安定な動作を防止することができる。
理由で一時的に正常に復帰しても、前記制御信号が前記
被制御手段に供給されることはなくなるので、被制御手
段の不安定な動作を防止することができる。
【０００９】
【実施例】以下に、図面を参照して、本発明を詳細に説
明する。図１は本発明の一実施例のブロック図を示す。
明する。図１は本発明の一実施例のブロック図を示す。
【００１０】図において、１は例えば舵角速センサやト
ルクセンサの検知出力、車速センサの出力等が入力し、
これに基づいて、パワーステアリング制御に必要な制御
信号Ｙを出力するＣＰＵである。２はＣＰＵ１から出力
される正常動作時には一定の周波数のパルス信号（例え
ば、クロック信号）Ｐを入力とするパルス周期判定回
路、３は該パルス周期判定回路２によって、パルス周期
が所定周期より大きくなった時に出力される検出信号を
トリガ信号として入力し、状態を反転して該反転された
状態を保持する異常発生記憶回路である。
ルクセンサの検知出力、車速センサの出力等が入力し、
これに基づいて、パワーステアリング制御に必要な制御
信号Ｙを出力するＣＰＵである。２はＣＰＵ１から出力
される正常動作時には一定の周波数のパルス信号（例え
ば、クロック信号）Ｐを入力とするパルス周期判定回
路、３は該パルス周期判定回路２によって、パルス周期
が所定周期より大きくなった時に出力される検出信号を
トリガ信号として入力し、状態を反転して該反転された
状態を保持する異常発生記憶回路である。
【００１１】４は論理積回路、５は外部出力回路（例え
ば、表示ランプの駆動回路）、６は最終出力回路（例え
ば、アクチュエータの駆動回路）である。
ば、表示ランプの駆動回路）、６は最終出力回路（例え
ば、アクチュエータの駆動回路）である。
【００１２】本実施例においては、ＣＰＵ１が正常な動
作をしている時には、所定の周期のパルス信号Ｐがパル
ス周期判定回路２に供給される。この結果、異常発生記
憶回路３からＬレベルの信号が出力されるため、前記論
理積回路４は開状態となり、制御信号Ｙは該論理積回路
４を通って最終出力回路６に供給される。したがって、
該ＣＰＵ１によって制御される被制御手段あるいはシス
テムは、正常な制御信号の供給を受けて動作する。
作をしている時には、所定の周期のパルス信号Ｐがパル
ス周期判定回路２に供給される。この結果、異常発生記
憶回路３からＬレベルの信号が出力されるため、前記論
理積回路４は開状態となり、制御信号Ｙは該論理積回路
４を通って最終出力回路６に供給される。したがって、
該ＣＰＵ１によって制御される被制御手段あるいはシス
テムは、正常な制御信号の供給を受けて動作する。
【００１３】しかしながら、ＣＰＵ１が暴走すると、所
定の周期より大きな周期のパルス信号Ｐがパルス周期判
定回路２に供給されるか、あるいはパルス信号Ｐが供給
されなくなる。そうすると、異常発生記憶回路３の出力
はＨレベルに反転し、以後この状態を保持する。したが
って、論理積回路４は閉状態になり、制御信号Ｙを遮断
し続ける。この結果、最終出力回路６に異常な制御信号
が供給されなくなり、システムの異常動作を防止するこ
とができる。
定の周期より大きな周期のパルス信号Ｐがパルス周期判
定回路２に供給されるか、あるいはパルス信号Ｐが供給
されなくなる。そうすると、異常発生記憶回路３の出力
はＨレベルに反転し、以後この状態を保持する。したが
って、論理積回路４は閉状態になり、制御信号Ｙを遮断
し続ける。この結果、最終出力回路６に異常な制御信号
が供給されなくなり、システムの異常動作を防止するこ
とができる。
【００１４】外部出力回路５は、異常発生記憶回路３の
出力を入力とし、システムの正常、異常を報知する表示
ランプ等を駆動する。
出力を入力とし、システムの正常、異常を報知する表示
ランプ等を駆動する。
【００１５】次に、前記パルス周期判定回路２と、前記
異常発生記憶回路３の一具体例を、図２を参照して説明
する。図中、図１と同一または同等物には、同一の符号
が付されている。
異常発生記憶回路３の一具体例を、図２を参照して説明
する。図中、図１と同一または同等物には、同一の符号
が付されている。
【００１６】パルス周期判定回路２は、図示のように接
続された、ＮＡＮＤ回路２１と、コンデンサ２２、抵抗
２３および２４からなる微分回路と、ダイオード２５か
らなるクリッパと、抵抗２６と、トランジスタ２７と、
抵抗２８と、抵抗２９およびコンデンサ３０からなる積
分回路により構成されている。
続された、ＮＡＮＤ回路２１と、コンデンサ２２、抵抗
２３および２４からなる微分回路と、ダイオード２５か
らなるクリッパと、抵抗２６と、トランジスタ２７と、
抵抗２８と、抵抗２９およびコンデンサ３０からなる積
分回路により構成されている。
【００１７】また、異常発生記憶回路３は、抵抗３１、
分圧抵抗３２、３３、比較器３４、抵抗３５、３６、お
よび保護ダイオード３７から構成されている。比較器３
４は前記抵抗３２、３３および３６により、ヒステリシ
ス特性を付与されている。
分圧抵抗３２、３３、比較器３４、抵抗３５、３６、お
よび保護ダイオード３７から構成されている。比較器３
４は前記抵抗３２、３３および３６により、ヒステリシ
ス特性を付与されている。
【００１８】次に、本実施例の動作を、図２と、図３の
波形図を参照して、具体的に説明する。ＣＰＵ１が正常
に動作している時には、ＣＰＵ１からパルス周期判定回
路２に一定周期のパルス信号Ｐが出力されている。この
パルス信号は、ＮＡＮＤ回路２１に入力して波形整形さ
れ、図３の(A) に示される形になる。信号Ａはコンデン
サ２２、抵抗２３および２４からなる微分回路により微
分され、かつダイオード２５によりクリップされて負の
信号を除去される。このため、信号Ｂの波形は図３(B)
に示されているようになる。
波形図を参照して、具体的に説明する。ＣＰＵ１が正常
に動作している時には、ＣＰＵ１からパルス周期判定回
路２に一定周期のパルス信号Ｐが出力されている。この
パルス信号は、ＮＡＮＤ回路２１に入力して波形整形さ
れ、図３の(A) に示される形になる。信号Ａはコンデン
サ２２、抵抗２３および２４からなる微分回路により微
分され、かつダイオード２５によりクリップされて負の
信号を除去される。このため、信号Ｂの波形は図３(B)
に示されているようになる。
【００１９】前記信号Ｂがトランジスタ２７のベースに
入力すると、該トランジスタ２７はベース電圧が所定の
値Ｖ1 以上でオンになり、該所定値Ｖ1より小さくなる
とオフになる。このため、該トランジスタ２７のエミッ
タの信号波形は図３の(C) のようになる。信号Ｃは、抵
抗２９、コンデンサ３０からなる積分回路で積分される
ので、信号Ｄの波形は図３の(D) に示されているように
なる。
入力すると、該トランジスタ２７はベース電圧が所定の
値Ｖ1 以上でオンになり、該所定値Ｖ1より小さくなる
とオフになる。このため、該トランジスタ２７のエミッ
タの信号波形は図３の(C) のようになる。信号Ｃは、抵
抗２９、コンデンサ３０からなる積分回路で積分される
ので、信号Ｄの波形は図３の(D) に示されているように
なる。
【００２０】信号Ｄは、異常発生記憶回路３のヒステリ
シス特性を有する比較器３４の反転入力端子（−）に入
力する。該比較器３４の非反転入力端子（＋）に接続さ
れている抵抗３２、３３、３６の値としては、それぞ
れ、例えば３６ＫΩ、１２ＫΩ、４７０ＫΩとすること
ができる。
シス特性を有する比較器３４の反転入力端子（−）に入
力する。該比較器３４の非反転入力端子（＋）に接続さ
れている抵抗３２、３３、３６の値としては、それぞ
れ、例えば３６ＫΩ、１２ＫΩ、４７０ＫΩとすること
ができる。
【００２１】ＣＰＵ１が正常に動作していて、前記信号
Ａが連続してパルス周期判定回路２に入力している時に
は、Ｄ＞Ｅであるので、前記比較器３４の出力はＬレベ
ルとなっている。
Ａが連続してパルス周期判定回路２に入力している時に
は、Ｄ＞Ｅであるので、前記比較器３４の出力はＬレベ
ルとなっている。
【００２２】一方、ＣＰＵ１に何らかの異常が発生し
て、ＣＰＵ１からパルス周期判定回路２に供給されるパ
ルス信号Ｐの周期が大きくなったり、該パルスの供給が
停止されたりすると、前記信号Ｄのレベルは急激に低下
し、Ｅ＞Ｄとなる。そうすると、比較器３４の出力Ｆ
は、図３の(F) に示されているように、Ｈレベルに反転
する。比較器３４の出力がＨレベルになると、前記ヒス
テリシス特性により非反転入力端子（＋）の電圧は高く
なる。このため、例えば、前記ＣＰＵ１から前記信号Ａ
の正常時のパルスが再度出力されて、信号Ｄのレベルが
正常時のレベルに復帰しても、Ｅ＞Ｄの関係は保持され
ることとなる。
て、ＣＰＵ１からパルス周期判定回路２に供給されるパ
ルス信号Ｐの周期が大きくなったり、該パルスの供給が
停止されたりすると、前記信号Ｄのレベルは急激に低下
し、Ｅ＞Ｄとなる。そうすると、比較器３４の出力Ｆ
は、図３の(F) に示されているように、Ｈレベルに反転
する。比較器３４の出力がＨレベルになると、前記ヒス
テリシス特性により非反転入力端子（＋）の電圧は高く
なる。このため、例えば、前記ＣＰＵ１から前記信号Ａ
の正常時のパルスが再度出力されて、信号Ｄのレベルが
正常時のレベルに復帰しても、Ｅ＞Ｄの関係は保持され
ることとなる。
【００２３】なお、異常発生記憶回路３のリセットは、
電源を一旦オフにした後、再投入をすることにより行う
ことができる。
電源を一旦オフにした後、再投入をすることにより行う
ことができる。
【００２４】
【発明の効果】以上の説明から明らかなように、本発明
によれば、ＣＰＵが暴走した時に、ＣＰＵから出力され
るパルス列の周期が大きくなること、あるいはパルスが
発生されなくなるのを検知し、それに従って、ＣＰＵか
らの制御信号が被制御手段に供給されないようにしたの
で、ＣＰＵの暴走によって被制御手段が異常な動作をす
るのを確実に防止することができる。
によれば、ＣＰＵが暴走した時に、ＣＰＵから出力され
るパルス列の周期が大きくなること、あるいはパルスが
発生されなくなるのを検知し、それに従って、ＣＰＵか
らの制御信号が被制御手段に供給されないようにしたの
で、ＣＰＵの暴走によって被制御手段が異常な動作をす
るのを確実に防止することができる。
【００２５】また、ＣＰＵの暴走が一時的に解除された
りして、ＣＰＵから所定周期のパルスが発生したとして
も、前記被制御手段への制御信号の供給の停止は保持さ
れるので、被制御手段の動作が停止と動作とを繰返し行
ない、動作が不安定になるという虞れを除去することが
できる。
りして、ＣＰＵから所定周期のパルスが発生したとして
も、前記被制御手段への制御信号の供給の停止は保持さ
れるので、被制御手段の動作が停止と動作とを繰返し行
ない、動作が不安定になるという虞れを除去することが
できる。
【図１】 本発明の一実施例の概略のブロック図であ
る。
る。
【図２】 前記ブロック図の主要部の一具体例を示す回
路図である。
路図である。
【図３】 図２の回路の動作を説明するための波形図で
ある。
ある。
１…ＣＰＵ、２…パルス周期判定回路、３…異常発生記
憶回路、４…論理積回路、５…外部出力回路、６…最終
出力回路
憶回路、４…論理積回路、５…外部出力回路、６…最終
出力回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 鈴木 伸明 宮城県仙台市若林区清水小路６番地の１ 明治生命ビル１階 株式会社電子技研内 (72)発明者 小林 廣道 宮城県仙台市若林区清水小路６番地の１ 明治生命ビル１階 株式会社電子技研内
Claims (1)
- 【請求項１】暴走したＣＰＵから出力される制御信号を
被制御手段に供給するのを禁止するようにした異常出力
禁止回路であって、 前記ＣＰＵから出力されるパルス列を入力とし、該パル
ス列の周期が予定の周期であるか、あるいはこれより大
きい周期であるかを判定するパルス周期判定回路と、 予定より大きい周期になった時に、状態を反転してこれ
を保持し、前記制御信号が前記被制御手段に供給される
のを禁止する異常発生記憶回路とを具備したことを特徴
とする異常出力禁止回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3262520A JP2632613B2 (ja) | 1991-09-17 | 1991-09-17 | 異常出力禁止回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3262520A JP2632613B2 (ja) | 1991-09-17 | 1991-09-17 | 異常出力禁止回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0573101A true JPH0573101A (ja) | 1993-03-26 |
| JP2632613B2 JP2632613B2 (ja) | 1997-07-23 |
Family
ID=17376952
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3262520A Expired - Fee Related JP2632613B2 (ja) | 1991-09-17 | 1991-09-17 | 異常出力禁止回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2632613B2 (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5750004A (en) * | 1980-09-08 | 1982-03-24 | Honda Motor Co Ltd | Fault compensation device for electronic circuit |
| JPS61183703A (ja) * | 1985-02-09 | 1986-08-16 | Meidensha Electric Mfg Co Ltd | 入出力装置の異常処理装置 |
| JPS6299838A (ja) * | 1985-10-25 | 1987-05-09 | Matsushita Electric Works Ltd | シ−ケンサの出力回路 |
| JPS63245702A (ja) * | 1987-03-31 | 1988-10-12 | Aisin Seiki Co Ltd | 電子制御回路用安全装置 |
-
1991
- 1991-09-17 JP JP3262520A patent/JP2632613B2/ja not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5750004A (en) * | 1980-09-08 | 1982-03-24 | Honda Motor Co Ltd | Fault compensation device for electronic circuit |
| JPS61183703A (ja) * | 1985-02-09 | 1986-08-16 | Meidensha Electric Mfg Co Ltd | 入出力装置の異常処理装置 |
| JPS6299838A (ja) * | 1985-10-25 | 1987-05-09 | Matsushita Electric Works Ltd | シ−ケンサの出力回路 |
| JPS63245702A (ja) * | 1987-03-31 | 1988-10-12 | Aisin Seiki Co Ltd | 電子制御回路用安全装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2632613B2 (ja) | 1997-07-23 |
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