JPH0573272B2 - - Google Patents
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- JPH0573272B2 JPH0573272B2 JP62012681A JP1268187A JPH0573272B2 JP H0573272 B2 JPH0573272 B2 JP H0573272B2 JP 62012681 A JP62012681 A JP 62012681A JP 1268187 A JP1268187 A JP 1268187A JP H0573272 B2 JPH0573272 B2 JP H0573272B2
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- circuit
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は集積回路記憶装置に関し、特にその電
源パツドおよび接地電位パツドと出力回路の配置
に関する。
源パツドおよび接地電位パツドと出力回路の配置
に関する。
従来、半導体集積回路を用いた記憶装置は第３
図に示すように、DIP（デユアルインラインパツ
ケージ）３０に組立てられたときいちばん端のピ
ンが電源ピン３１に設定されることが多かつたの
で、電源ピンとの接続が容易なように電源パツド
３２を四辺の中央に設置するのが常であつた。第
４図はそのペレツトの電源パツド、接地電位パツ
ド、および各回路の配置例を示す平面図である。
電源パツド４１と設置電位パツド４２は、対向す
る長辺のそれぞれの中央に設置され、それぞれか
ら電源線４３，４４、接地線４５，４６が左右に
引出されて四辺に沿い延長され、これに出力回路
４７1〜４７4，４８1〜４８4および出力回路以外
を回路４９1，４９2が接続されている。第５図は
他の従来例の場合を示し、各２個に区分された電
源パツド５１，５２と接地電位パツド５３，５４
がそれぞれ長辺と短辺の中央に配置され、出力回
路用の電源線５５，５６および出力回路以外の回
路用の電源線５７，５８と、それぞれに対応する
接地線５９，６０，６１，６２との間に、出力回
路６３1〜６３4，６４1〜６４4と出力回路以外の
回路６５1，６５2が接続されている。
図に示すように、DIP（デユアルインラインパツ
ケージ）３０に組立てられたときいちばん端のピ
ンが電源ピン３１に設定されることが多かつたの
で、電源ピンとの接続が容易なように電源パツド
３２を四辺の中央に設置するのが常であつた。第
４図はそのペレツトの電源パツド、接地電位パツ
ド、および各回路の配置例を示す平面図である。
電源パツド４１と設置電位パツド４２は、対向す
る長辺のそれぞれの中央に設置され、それぞれか
ら電源線４３，４４、接地線４５，４６が左右に
引出されて四辺に沿い延長され、これに出力回路
４７1〜４７4，４８1〜４８4および出力回路以外
を回路４９1，４９2が接続されている。第５図は
他の従来例の場合を示し、各２個に区分された電
源パツド５１，５２と接地電位パツド５３，５４
がそれぞれ長辺と短辺の中央に配置され、出力回
路用の電源線５５，５６および出力回路以外の回
路用の電源線５７，５８と、それぞれに対応する
接地線５９，６０，６１，６２との間に、出力回
路６３1〜６３4，６４1〜６４4と出力回路以外の
回路６５1，６５2が接続されている。
上述した第４図の従来例の各出力回路４７1，
４７2，４７3，４７4において、それらの電源の
入力点Ａ，Ｂ，Ｃ，Ｄに生じる電位変化の状況を
第２図の曲線ｌに示す。すなわち、電源パツド４
１と出力回路４７1の間、および各出力回路相互
間の電源線４３の抵抗値をいずれもＲとし、各出
力回路４７1〜４７4に入力する電流値をいずれも
Ｉとすると、Ａ点での電位変化は4IR、Ｂ点では
7IR（＝4IR＋3IR）、Ｃ点では9IR（＝7IR＋2IR）、
Ｄ点では10IR（＝9IR＋1IR）となる。この電位変
化の状況は出力回路４８1〜４８4の各入力点にお
いても同様である。また、出力回路以外の回路４
９1，４９2を流れる電流によつても各出力回路４
７1〜４７4，４８1〜４８4の入力点電位が変動
し、逆に出力回路以外の回路４９1，４９2の電位
も出力回路４７1〜４７4，４８1〜４８4を流れる
電流の影響を受けて変動する。このように、すべ
ての回路が同一の電源パツドに接続されているた
め、各回路に流れる電流と電源線の配線抵抗によ
つて生ずる電源線の電位変化がすべての回路の特
性に影響を与え、さらに、この電源線の電位変化
は、多ビツトの情報を同時に読出す機能を有する
半導体集積回路においてより大きな影響を与える
という欠点がある。
４７2，４７3，４７4において、それらの電源の
入力点Ａ，Ｂ，Ｃ，Ｄに生じる電位変化の状況を
第２図の曲線ｌに示す。すなわち、電源パツド４
１と出力回路４７1の間、および各出力回路相互
間の電源線４３の抵抗値をいずれもＲとし、各出
力回路４７1〜４７4に入力する電流値をいずれも
Ｉとすると、Ａ点での電位変化は4IR、Ｂ点では
7IR（＝4IR＋3IR）、Ｃ点では9IR（＝7IR＋2IR）、
Ｄ点では10IR（＝9IR＋1IR）となる。この電位変
化の状況は出力回路４８1〜４８4の各入力点にお
いても同様である。また、出力回路以外の回路４
９1，４９2を流れる電流によつても各出力回路４
７1〜４７4，４８1〜４８4の入力点電位が変動
し、逆に出力回路以外の回路４９1，４９2の電位
も出力回路４７1〜４７4，４８1〜４８4を流れる
電流の影響を受けて変動する。このように、すべ
ての回路が同一の電源パツドに接続されているた
め、各回路に流れる電流と電源線の配線抵抗によ
つて生ずる電源線の電位変化がすべての回路の特
性に影響を与え、さらに、この電源線の電位変化
は、多ビツトの情報を同時に読出す機能を有する
半導体集積回路においてより大きな影響を与える
という欠点がある。
上述した第５図の従来例は、２個の電源パツド
５１，５２を用いて出力回路６３1〜６３4，６４
１〜６４4と出力回路以外の回路６５1，６５2を区
分したので相互間の影響は解消されているが、出
力回路６３1〜６３4を流れる電流値Ｉと回路相互
間の配線抵抗値Ｒによる各出力回路６３1〜６３4
電源の入力点Ｅ，Ｆ，Ｇ，Ｈにおける電位変化の
状況は前例の場合と全く同様で第２図の曲線ｌで
示され、これは出力回路６４1〜６４4についても
同一であり、それらの特性に影響があるという欠
点がある。
５１，５２を用いて出力回路６３1〜６３4，６４
１〜６４4と出力回路以外の回路６５1，６５2を区
分したので相互間の影響は解消されているが、出
力回路６３1〜６３4を流れる電流値Ｉと回路相互
間の配線抵抗値Ｒによる各出力回路６３1〜６３4
電源の入力点Ｅ，Ｆ，Ｇ，Ｈにおける電位変化の
状況は前例の場合と全く同様で第２図の曲線ｌで
示され、これは出力回路６４1〜６４4についても
同一であり、それらの特性に影響があるという欠
点がある。
本発明による集積回路記憶装置は、互いに同時
に動作する複数の第１の出力回路と、互いに同時
に動作する複数の第２の出力回路であつて前記第
１の出力回路とは同時には動作しない複数の第２
の出力回路と、第１および第２の電源パツドと、
第１および第２の接地パツドとを備え、前記複数
の第１の出力回路は第１および第２のグループに
グループ化され、前記複数の第２の出力回路は第
３および第４のグループにグループ化され、前記
第１のグループ内の第１の出力回路は前記第１の
電源パツドから延びる第１の配線と前記第１の接
地パツドから延びる第２の配線とを介して給電さ
れるように配置され、前記第２のグループ内の第
１の出力回路および前記第３のグループ内の第２
の出力回路は前記第１の電源パツドから前記第１
の配線とは独立して延びる第３の配線と前記第２
の接地パツドから延びる第４の配線とを介して給
電されるように配置され、前記第４のグループ内
の第２の出力回路は前記第２の電源パツドから延
びる第５の配線と前記第２の接地パツドから前記
４の配線とは独立して延びる第６の配線とを介し
て給電されている。
に動作する複数の第１の出力回路と、互いに同時
に動作する複数の第２の出力回路であつて前記第
１の出力回路とは同時には動作しない複数の第２
の出力回路と、第１および第２の電源パツドと、
第１および第２の接地パツドとを備え、前記複数
の第１の出力回路は第１および第２のグループに
グループ化され、前記複数の第２の出力回路は第
３および第４のグループにグループ化され、前記
第１のグループ内の第１の出力回路は前記第１の
電源パツドから延びる第１の配線と前記第１の接
地パツドから延びる第２の配線とを介して給電さ
れるように配置され、前記第２のグループ内の第
１の出力回路および前記第３のグループ内の第２
の出力回路は前記第１の電源パツドから前記第１
の配線とは独立して延びる第３の配線と前記第２
の接地パツドから延びる第４の配線とを介して給
電されるように配置され、前記第４のグループ内
の第２の出力回路は前記第２の電源パツドから延
びる第５の配線と前記第２の接地パツドから前記
４の配線とは独立して延びる第６の配線とを介し
て給電されている。
かかる構成によれば、各電源線上の出力回路の
動作にもとづく電位変化を最小に抑えることがで
き、特性への影響を少なくすることができる。
動作にもとづく電位変化を最小に抑えることがで
き、特性への影響を少なくすることができる。
本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の集積回路記憶装置の一実施例
の有するペレツト上の回路配置を示す平面図、第
２図は本実施例と従来例のおける電源線に生じる
電源電位の変化を示すグラフである。
の有するペレツト上の回路配置を示す平面図、第
２図は本実施例と従来例のおける電源線に生じる
電源電位の変化を示すグラフである。
２個の電源パツド１，２と２個の接地電位パツ
ド３，４は、それぞれペレツトの四隅に、かつ同
一対角線上に同種のものが配置されている。ま
た、４個の出力回路１３1〜１３4の組と他の４個
の出力回路１４1〜１４4の組は、両組が同時に動
作しないものとする。出力回路１３1〜１３4は１
３3，１３4のグループと１３1，１３2のグループ
に分けられている。同様に、出力回路１４1〜１
４4も１４1，１４2のグループと１４3，１４4のグ
ループに分けられている。出力回路１３3，１３4
のグループは電源パツド１から延びる電源線６と
接地電位パツド４から延びる接地線１０とを介し
て給電されている。これら電源線６と接地線１０
とには出力回路以外の回路１７も接続されてい
る。出力回路１３1，１３2のグループと出力回路
１４1，１４2のグループは電源パツド１からさら
に延びる電源線５と接地電位パツド３から延びる
接地線９とを介して給電されている。そして、出
力回路１４3，１４4のグループは電源パツド２か
ら延びる電源線７と接地電位パツド３からさらに
延びる接地線１１とを介して給電される。これら
電源線７および接地線１１には出力回路以外の回
路１５も接続されている。すなわち、各電源線
５，６，７には同時に動作する出力回路が２回路
ずつ（１３1−１３2または１４1−１４2，１３3−
１３4，１４3−１４4）が接続されている。
ド３，４は、それぞれペレツトの四隅に、かつ同
一対角線上に同種のものが配置されている。ま
た、４個の出力回路１３1〜１３4の組と他の４個
の出力回路１４1〜１４4の組は、両組が同時に動
作しないものとする。出力回路１３1〜１３4は１
３3，１３4のグループと１３1，１３2のグループ
に分けられている。同様に、出力回路１４1〜１
４4も１４1，１４2のグループと１４3，１４4のグ
ループに分けられている。出力回路１３3，１３4
のグループは電源パツド１から延びる電源線６と
接地電位パツド４から延びる接地線１０とを介し
て給電されている。これら電源線６と接地線１０
とには出力回路以外の回路１７も接続されてい
る。出力回路１３1，１３2のグループと出力回路
１４1，１４2のグループは電源パツド１からさら
に延びる電源線５と接地電位パツド３から延びる
接地線９とを介して給電されている。そして、出
力回路１４3，１４4のグループは電源パツド２か
ら延びる電源線７と接地電位パツド３からさらに
延びる接地線１１とを介して給電される。これら
電源線７および接地線１１には出力回路以外の回
路１５も接続されている。すなわち、各電源線
５，６，７には同時に動作する出力回路が２回路
ずつ（１３1−１３2または１４1−１４2，１３3−
１３4，１４3−１４4）が接続されている。
以上の配置をとることにより、本実施例におけ
る電源電位の変化は、例えば電源線５上の各出力
回路１３1，１３2，１４1，１４2の各入力点Ｊ，
Ｍ，Ｌ，Ｍにおいて出力回路１４1，１４2の動作
時についてみれば、各回路を流れる電流をＩ、各
回路相互間および電源パツド１との間の電源線５
の抵抗値Ｒとして、点Ｊでは2IR、点Ｋでは4IR
（＝2IR＋2IR）、点Ｌでは6IR（＝4IR＋2IR）、点
Ｍでは7IR（＝6IR＋1IR）となり第２図の曲線ｍ
に示され、従来例の場合の曲線ｌに対して大幅に
減少している。また、出力回路以外の回路１７に
対する影響についても、電源線６上の出力回路１
３3，１３4の入力点Ｎ，Ｐについてみれば、第２
図の曲線ｎで示すように点Ｎでは2IR、点Ｐでは
3IR（＝2I＋1IR）となり、従来例のＣ点、Ｄ点に
おける変化値に比較して大幅に改善されているこ
とが分る。
る電源電位の変化は、例えば電源線５上の各出力
回路１３1，１３2，１４1，１４2の各入力点Ｊ，
Ｍ，Ｌ，Ｍにおいて出力回路１４1，１４2の動作
時についてみれば、各回路を流れる電流をＩ、各
回路相互間および電源パツド１との間の電源線５
の抵抗値Ｒとして、点Ｊでは2IR、点Ｋでは4IR
（＝2IR＋2IR）、点Ｌでは6IR（＝4IR＋2IR）、点
Ｍでは7IR（＝6IR＋1IR）となり第２図の曲線ｍ
に示され、従来例の場合の曲線ｌに対して大幅に
減少している。また、出力回路以外の回路１７に
対する影響についても、電源線６上の出力回路１
３3，１３4の入力点Ｎ，Ｐについてみれば、第２
図の曲線ｎで示すように点Ｎでは2IR、点Ｐでは
3IR（＝2I＋1IR）となり、従来例のＣ点、Ｄ点に
おける変化値に比較して大幅に改善されているこ
とが分る。
以上説明したように、本発明は、互いに同時に
動作する複数の第１出力回路を第１、第２グルー
プに分け、互いに同時に動作するが第１出力回路
とは同時には動作しない複数の第２出力回路を第
３、第４グループに分け、第１グループの出力回
路を第１電源パツドおよび第１接地パツドからそ
れぞれ延びる配線により給電し、第２グループの
出力回路および第３グループの出力回路を上記第
１電源パツドおよび第２接地パツドからそれぞれ
延びる配線により給電し、そして第４グループの
出力回路を第２電源パツドおよび第２接地パツド
からそれぞれ延びる配線により給電しており、こ
れによつて、出力回路に流れる電流と電源線の配
線抵抗によつて生ずる電源線の電位変化を小さく
しており、同一電源線に接続されている回路相互
間の特性に与える影響を軽減することができる効
果がある。
動作する複数の第１出力回路を第１、第２グルー
プに分け、互いに同時に動作するが第１出力回路
とは同時には動作しない複数の第２出力回路を第
３、第４グループに分け、第１グループの出力回
路を第１電源パツドおよび第１接地パツドからそ
れぞれ延びる配線により給電し、第２グループの
出力回路および第３グループの出力回路を上記第
１電源パツドおよび第２接地パツドからそれぞれ
延びる配線により給電し、そして第４グループの
出力回路を第２電源パツドおよび第２接地パツド
からそれぞれ延びる配線により給電しており、こ
れによつて、出力回路に流れる電流と電源線の配
線抵抗によつて生ずる電源線の電位変化を小さく
しており、同一電源線に接続されている回路相互
間の特性に与える影響を軽減することができる効
果がある。
第１図は本発明の集積回路記憶装置の一実施例
の有するペレツト上の回路配置を示す平面図、第
２図は本実施例と従来例における電源線に生じる
電源電位の変化を示すグラフ、第３図は従来の集
積回路記憶装置（DIP型）内部のペレツトとリー
ド線の配置例を示す図、第４図および第５図は従
来の集積回路記憶装置のペレツトの配置例を示す
平面図である。 １，２……電源パツド、３，４……接地電位パ
ツド、５，６，７，８……電源線、９，１０，１
１，１２……接地線、１３1〜１３4，１４1〜１
４4……出力回路、１５，１６，１７……出力回
路以外の回路、Ｊ，Ｋ，Ｌ，Ｍ，Ｎ，Ｐ……出力
回路の電源の入力点、ｌ、ｍ，ｎ……電位変化の
曲線。
の有するペレツト上の回路配置を示す平面図、第
２図は本実施例と従来例における電源線に生じる
電源電位の変化を示すグラフ、第３図は従来の集
積回路記憶装置（DIP型）内部のペレツトとリー
ド線の配置例を示す図、第４図および第５図は従
来の集積回路記憶装置のペレツトの配置例を示す
平面図である。 １，２……電源パツド、３，４……接地電位パ
ツド、５，６，７，８……電源線、９，１０，１
１，１２……接地線、１３1〜１３4，１４1〜１
４4……出力回路、１５，１６，１７……出力回
路以外の回路、Ｊ，Ｋ，Ｌ，Ｍ，Ｎ，Ｐ……出力
回路の電源の入力点、ｌ、ｍ，ｎ……電位変化の
曲線。
Claims (1)
- １ 互いに同時に動作する複数の第１の出力回路
と、互いに同時に動作する複数の第２の出力回路
であつて前記第１の出力回路とは同時には動作し
ない複数の第２の出力回路と、第１および第２の
電源パツドと、第１および第２の接地パツドとを
備え、前記複数の第１の出力回路は第１および第
２のグループにグループ化され、前記複数の第２
の出力回路は第３および第４のグループにグルー
プ化され、前記第１のグループ内の第１の出力回
路は前記第１の電源パツドから延びる第１の配線
と前記第１の接地パツドから延びる第２の配線と
を介して給電されるように配置され、前記第２の
グループ内の第１の出力回路および前記第３のグ
ループ内の第２の出力回路は前記第１の電源パツ
ドから前記第１の配線とは独立して延びる第３の
配線と前記第２の接地パツドがら延びる第４の配
線とを介して給電されるように配置され、前記第
４のグループ内の第２の出力回路は前記第２の電
源パツドから延びる第５の配線と前記第２の接地
パツドから前記４の配線とは独立して延びる第６
の配線とを介して給電されることを特徴とする集
積回路記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62012681A JPS63179560A (ja) | 1987-01-21 | 1987-01-21 | 集積回路記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62012681A JPS63179560A (ja) | 1987-01-21 | 1987-01-21 | 集積回路記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63179560A JPS63179560A (ja) | 1988-07-23 |
| JPH0573272B2 true JPH0573272B2 (ja) | 1993-10-14 |
Family
ID=11812121
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62012681A Granted JPS63179560A (ja) | 1987-01-21 | 1987-01-21 | 集積回路記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63179560A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01139437U (ja) * | 1988-03-18 | 1989-09-22 |
-
1987
- 1987-01-21 JP JP62012681A patent/JPS63179560A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63179560A (ja) | 1988-07-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |