JPH0573290B2 - - Google Patents

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JPH0573290B2
JPH0573290B2 JP62178149A JP17814987A JPH0573290B2 JP H0573290 B2 JPH0573290 B2 JP H0573290B2 JP 62178149 A JP62178149 A JP 62178149A JP 17814987 A JP17814987 A JP 17814987A JP H0573290 B2 JPH0573290 B2 JP H0573290B2
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JP
Japan
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impedance
gates
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gate
gate means
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Kento Sariban Suteiibun
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    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
    • H03K17/693—Switching arrangements with several input- or output-terminals, e.g. multiplexers, distributors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、被試験装置に自動試験装置からの試
験信号を供給する可変インピーダンス駆動回路に
関するものである。
〔従来の技術〕
自動試験装置に用いられる型式の駆動回路で
は、被試験装置（DUT）を刺激する試験信号パ
ルスを供給するための駆動回路を作るのに、
CMOS（Complementary Metal Oxide
Semiconductor）集積回路（IC）チツプ技術を使
用すると有利であることが多い。それは、この
CMOS ICが比較的安価かつ小形のためである。
通常、DUTはインピーダンスが一定の伝送線に
より上記駆動回路の出力端に接続するので、試験
パルスの所望形状を維持するためには、駆動回路
の出力インピーダンスを伝送線のインピーダンス
に整合させる必要がある。
〔発明が解決しようとする問題点〕
上述の駆動回路の問題点の１つは、CMOSチ
ツプの性能の変動により、かかる駆動回路のイン
ピーダンスが大幅に変化することである。同じ製
造工程で製造した類似のCMOS素子のインピー
ダンスが、100％程度も異なることは珍しくない。
よつて、CMOS伝送ゲートを出力駆動回路とし
て用いる試験装置においては、各駆動回路のイン
ピーダンスをDUTに接続する伝送線のインピー
ダンスに整合させる方法が必要となる。
したがつて、本発明の目的は、正確に所望イン
ピーダンス値に設定可能であり、且つ安価に構成
し得る可変インピーダンス駆動回路を提供するこ
とである。
〔問題点を解決するための手段〕
本発明の可変インピーダンス駆動回路は、高電
圧源と出力端子間に並列接続され、オン状態でそ
れぞれ異なる所定の公称インピーダンスを有する
複数のゲートを含む第１ゲート手段１２，１４及
び１６と、低電圧源と上記出力端子間に並列接続
され、オン状態でそれぞれ異なる所定の公称イン
ピーダンスを有する複数のゲートを含む第２ゲー
ト手段１８，２０及び２２とを有する。更に、高
電圧駆動信号（Ａ１の信号）又は低電圧駆動信号
（Ａ２の信号）に応じて上記第１又は第２ゲート
手段を駆動する制御手段（３０〜４２にそれぞれ
出力端が接続されたアンド・ゲート）を設けてい
る。この制御手段は、第１又は第２ゲート手段の
何れか一方の中の複数のゲートを同時に且つ選択
的にオン・オフ制御して上記出力端子を高電圧レ
ベル又は低電圧レベルに設定すると共に上記出力
端子の出力インピーダンスを所望値に調整する。
第１及び第２ゲート手段は、それぞれ任意数の
ゲートで構成され、複数のゲートはそれぞれＲ，
２Ｒ，…，２nＲで表される公称インピーダンス
を有する。
〔作用〕
上述の可変インピーダンス駆動回路では、各ゲ
ートの公称インピーダンス値と実際のインピーダ
ンス値とが少々ずれていても、複数のゲートが並
列接続されており、オン状態のゲートの合成イン
ピーダンス値で出力インピーダンスが決まるの
で、実際のインピーダンス値のバラツキは平均化
され、実質的には出力インピーダンスをほぼ所望
値に設定できる。
〔実施例〕
第１図は本発明の好適な実施例を示すブロツク
図、第２図はその伝送ゲートの１つを示す略図で
ある。
駆動回路１０は、複数のCMOS伝送ゲート１
２，１４，１６，１８，２０及び２２を具えてい
る。伝送ゲート１２を示す第２図より、ゲート１
２〜２２の各々が、Ｎチヤンネル・トランジスタ
と並列接続されたＰチヤンネル・トランジスタよ
り成ることが判るであろう。よつて、両方のトラ
ンジスタは、共通のソース２４及び共通のドレイ
ン２６を有する。Ｐチヤンネル・トランジスタの
ゲート２８は、反転増幅器３２を介して制御線３
０に接続する。各伝送ゲート１２〜２２は、制御
線３０，３４，３６，３８，４０及び４２により
それぞれ制御される。各制御線３０〜４２の状態
は、符号化入力線Ｃ１〜Ｃ６の論理状態と共に制
御線Ａ１及びＡ２の論理状態を図示の如くアン
ド・ゲートで組合せて制御する。これらの制御線
Ａ１及びＡ２は、駆動回路１０の状態、すなわ
ち、駆動回路１０が高電圧レベル論理状態となる
べきか又は低電圧レベル論理状態となるべきかを
制御する。
駆動回路１０の出力端を伝送線４４に接続し、
この伝送線４４をDUT４６に接続する。例えば
高（電圧）レベル論理状態にある伝送ゲート１
２，１４及び１６のいくつかを制御することによ
り、駆動回路１０の出力インピーダンスを選択で
きる。これは、各伝送ゲート１２〜１６は、それ
ぞれオンのときには所定の公称インピーダンスと
なり、オフのときはほぼ無限大のインピーダンス
となるからである。よつて、伝送ゲートのいくつ
かを選択的にオン・オフすることにより、オーム
の法則により計算できる総合インピーダンスを調
整できる。
オン状態の伝送ゲートの個々のインピーダンス
値が２進的関係にあれば、微調整が可能である。
すなわち、例えばゲート１２の抵抗値がＲなら
ば、ゲート１４の抵抗値は２Ｒとし、ゲート１６
の抵抗値は４Ｒとするのである。高及び低論理レ
ベル用にそれぞれ３つより多くのゲートを設けて
もよく、この場合、抵抗値はそれぞれＲ，２Ｒ，
…，２nＲとなる。よつて、高レベル制御線Ａ１
又は低レベル制御線Ａ２は、駆動回路が高又は低
論理状態となるように制御する。また、高電圧
（論理）レベル用制御線Ｃ１〜Ｃ３及び低電圧
（論理）レベル用制御線Ｃ４〜Ｃ６は、伝送ゲー
ト１２〜２２のいくつかを選択的に動作させる
（イネーブルする）デジタル・コードに応じて駆
動回路１０の出力インピーダンスを制御する。
〔発明の効果〕
本発明の可変インピーダンス駆動回路は、第１
又は第２ゲート手段の中の異なる所定の公称イン
ピーダンスを有する複数のゲートを同時に且つ選
択的にオン・オフ制御することにより、出力端の
電圧を高又は低電圧に設定すると共に所望のイン
ピーダンス値に設定するので、各ゲートの実際の
インピーダンス値のバラツキ誤差があつても、複
数の並列接続されたゲートの合成インピーダンス
で出力インピーダンスが決まり、インピーダンス
のバラツキは平均化され、ほぼ所望値に設定する
ことができる。各ゲートインピーダンスは公称値
に厳密に一致する必要がないので、回路の実現が
容易であり、コストも低減できる。
【図面の簡単な説明】
第１図は本発明の好適な一実施例を示すブロツ
ク図、第２図は第１図の伝送ゲートの１つを示す
略図である。 図において、１２，１４，１６は第１ゲート手
段、１８，２０，２２は第２ゲート手段、３０〜
４２，Ａ１，Ａ２，Ｃ１〜Ｃ６は制御手段を示
す。

Claims (1)

  1. 【特許請求の範囲】 １ 高電圧源と出力端子間に並列接続され、オン
    状態でそれぞれ異なる所定の公称インピーダンス
    を有する複数のゲートを含む第１ゲート手段と、 低電圧源と上記出力端子間に並列接続され、オ
    ン状態でそれぞれ異なる所定の公称インピーダン
    スを有する複数のゲートを含む第２ゲート手段
    と、 高電圧駆動信号又は低電圧駆動信号に応じて上
    記第１又は第２ゲート手段を駆動可能とし、駆動
    された上記第１又は第２ゲート手段の中の複数の
    ゲートを同時に且つ選択的にオン・オフ制御して
    上記出力端子を高電圧レベル又は低電圧レベルに
    設定すると共に上記出力端子の出力インピーダン
    スを所望値に調整する制御手段とを具えることを
    特徴とする可変インピーダンス駆動回路。 ２ 上記複数の第１及び第２ゲート手段は、それ
    ぞれＲ，２Ｒ，…，２nＲで表される公称インピ
    ーダンスを有するゲートで構成されることを特徴
    とする特許請求の範囲第１項記載の可変インピー
    ダンス駆動回路。
JP62178149A 1986-07-22 1987-07-16 可変インピ−ダンス駆動回路 Granted JPS6331311A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US06/887,314 US4707620A (en) 1986-07-22 1986-07-22 Adjustable impedance driver network
US887314 1992-05-22

Publications (2)

Publication Number Publication Date
JPS6331311A JPS6331311A (ja) 1988-02-10
JPH0573290B2 true JPH0573290B2 (ja) 1993-10-14

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ID=25390896

Family Applications (1)

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JP62178149A Granted JPS6331311A (ja) 1986-07-22 1987-07-16 可変インピ−ダンス駆動回路

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US (1) US4707620A (ja)
EP (1) EP0254011B1 (ja)
JP (1) JPS6331311A (ja)
CA (1) CA1273063A (ja)
DE (1) DE3783963T2 (ja)

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