JPH0573342A - 集積回路装置 - Google Patents
集積回路装置Info
- Publication number
- JPH0573342A JPH0573342A JP3231795A JP23179591A JPH0573342A JP H0573342 A JPH0573342 A JP H0573342A JP 3231795 A JP3231795 A JP 3231795A JP 23179591 A JP23179591 A JP 23179591A JP H0573342 A JPH0573342 A JP H0573342A
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- Japan
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- parity
- pattern
- inspection
- integrated circuit
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Abstract
(57)【要約】
【目的】 検査機構を備えた集積回路装置において、被
検査回路の検査を行うパターン圧縮手段とこれに入力さ
れる信号線との占有面積を低減させ且つ故障検証率を低
下させることなく検査を容易に行い得る集積回路装置を
提供する。 【構成】 被検査回路１０の各ノードから検査用信号を
取り出す第１の信号線１５が接続され、上記検査用信号
からこの検査用信号よりもビット数の少ないパリティ信
号を生成するパリティ生成手段１３と、ビット数の減少
したパリティ信号が出力される第２の信号線１６が接続
され、上記パリティ信号のパターンを圧縮するパターン
圧縮手段１４とを設ける。
検査回路の検査を行うパターン圧縮手段とこれに入力さ
れる信号線との占有面積を低減させ且つ故障検証率を低
下させることなく検査を容易に行い得る集積回路装置を
提供する。 【構成】 被検査回路１０の各ノードから検査用信号を
取り出す第１の信号線１５が接続され、上記検査用信号
からこの検査用信号よりもビット数の少ないパリティ信
号を生成するパリティ生成手段１３と、ビット数の減少
したパリティ信号が出力される第２の信号線１６が接続
され、上記パリティ信号のパターンを圧縮するパターン
圧縮手段１４とを設ける。
Description
【０００１】
【産業上の利用分野】本発明は、回路の検査を容易に行
うことができる回路を備えた集積回路装置に関する。
うことができる回路を備えた集積回路装置に関する。
【０００２】
【従来の技術】半導体チップの高集積化、回路の大規模
化が進むにつれて、チップの動作を確認する為の検査の
重要性が高まってきている。その検査の方法の一つにＬ
ＳＩチップ内に検査機構を組み込む方法があり、その方
法の一つとして符号解析法が知られているこの符号解析
法による検査機構を備えた従来の集積回路装置の一例を
図５に示す。図５において、１０は被検査回路、１１は
被検査回路１０へ信号を入力するための入力ピン、１２
は被検査回路１０から信号を出力するための出力ピン、
５０ａ，５０ｂ，５０ｃは検査を容易に行うための検査
用信号が取り出される被検査回路１０内のノード、５１
はノード５０ａ〜５０ｃからの検査用信号のパターンを
圧縮するパターン圧縮手段、５２はノード５０ａ〜５０
ｃからの検査用信号をパターン圧縮手段５１に入力する
信号、５３はパターン圧縮手段５１からの出力、５４は
パターン圧縮手段５１に入力されるクロック信号であ
る。
化が進むにつれて、チップの動作を確認する為の検査の
重要性が高まってきている。その検査の方法の一つにＬ
ＳＩチップ内に検査機構を組み込む方法があり、その方
法の一つとして符号解析法が知られているこの符号解析
法による検査機構を備えた従来の集積回路装置の一例を
図５に示す。図５において、１０は被検査回路、１１は
被検査回路１０へ信号を入力するための入力ピン、１２
は被検査回路１０から信号を出力するための出力ピン、
５０ａ，５０ｂ，５０ｃは検査を容易に行うための検査
用信号が取り出される被検査回路１０内のノード、５１
はノード５０ａ〜５０ｃからの検査用信号のパターンを
圧縮するパターン圧縮手段、５２はノード５０ａ〜５０
ｃからの検査用信号をパターン圧縮手段５１に入力する
信号、５３はパターン圧縮手段５１からの出力、５４は
パターン圧縮手段５１に入力されるクロック信号であ
る。
【０００３】上記構成を有する集積回路装置の動作を以
下に説明する。通常の動作では、被検査回路１０は、入
力ピン１１より入力された信号に基づいて、出力ピン１
２に信号を出力することにより回路本来の機能を果た
す。被検査回路１０の検査を行なう際には、被検査回路
１０内のノード５０ａ〜５０ｃからの検査用信号のパタ
ーンが信号線５２を介してパターン圧縮手段５１へ入力
される。パターン圧縮手段５１は信号線５２を介して送
られてきた検査用信号のパターンを圧縮し、圧縮された
信号は出力５３から出力される。
下に説明する。通常の動作では、被検査回路１０は、入
力ピン１１より入力された信号に基づいて、出力ピン１
２に信号を出力することにより回路本来の機能を果た
す。被検査回路１０の検査を行なう際には、被検査回路
１０内のノード５０ａ〜５０ｃからの検査用信号のパタ
ーンが信号線５２を介してパターン圧縮手段５１へ入力
される。パターン圧縮手段５１は信号線５２を介して送
られてきた検査用信号のパターンを圧縮し、圧縮された
信号は出力５３から出力される。
【０００４】ここで、パターン圧縮手段の一例を図６に
示す。図６は４ビットのパターン圧縮手段を示す回路図
であり、４つのＤ−フリップフロップ５５と４つのＸＯ
Ｒ（ＥＸＣＬＵＳＩＶＥ−ＯＲ）ゲート５６とを有して
いる。図６において図５と同じ構成要素には同じ符号を
附してある。このパターン圧縮手段により、４ビットの
検査用信号が１ビットの信号に圧縮される。
示す。図６は４ビットのパターン圧縮手段を示す回路図
であり、４つのＤ−フリップフロップ５５と４つのＸＯ
Ｒ（ＥＸＣＬＵＳＩＶＥ−ＯＲ）ゲート５６とを有して
いる。図６において図５と同じ構成要素には同じ符号を
附してある。このパターン圧縮手段により、４ビットの
検査用信号が１ビットの信号に圧縮される。
【０００５】
【発明が解決しようとする課題】しかしながら、上記の
ような構成では、被検査回路１０が大規模になるに伴
い、信号線５２の数が増加するので、信号線５２全体の
占める面積が増加するという問題点がある。更に、検査
用信号のビット数の増大によってビット数の大きなパタ
ーン圧縮手段５１が必要となり、パターン圧縮手段５１
の占める面積が増大するという問題が生じる。
ような構成では、被検査回路１０が大規模になるに伴
い、信号線５２の数が増加するので、信号線５２全体の
占める面積が増加するという問題点がある。更に、検査
用信号のビット数の増大によってビット数の大きなパタ
ーン圧縮手段５１が必要となり、パターン圧縮手段５１
の占める面積が増大するという問題が生じる。
【０００６】本発明は上記の問題点に鑑み、パターン圧
縮手段とこれに入力される信号線との占有面積を低減さ
せ、しかも故障検証率が高く且つ検査を容易に行い得る
集積回路装置を提供することを目的とする。
縮手段とこれに入力される信号線との占有面積を低減さ
せ、しかも故障検証率が高く且つ検査を容易に行い得る
集積回路装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、被検査回路の複数のノードから取り出さ
れたビット数の大きい検査用信号からビット数の小さい
パリティ信号を生成し、このパリティ信号のパターンを
圧縮して出力するものである。
め、本発明は、被検査回路の複数のノードから取り出さ
れたビット数の大きい検査用信号からビット数の小さい
パリティ信号を生成し、このパリティ信号のパターンを
圧縮して出力するものである。
【０００８】具体的に本発明が講じた解決手段は、被検
査回路内の複数のノードから取り出された検査用信号が
入力され、該検査用信号からパリティ信号を生成する少
なくとも１つのパリティ生成手段と、該パリティ生成手
段で生成されたパリティ信号が入力され、該パリティ信
号のパターンを圧縮して出力するパターン圧縮手段とを
備えた構成とするものである。
査回路内の複数のノードから取り出された検査用信号が
入力され、該検査用信号からパリティ信号を生成する少
なくとも１つのパリティ生成手段と、該パリティ生成手
段で生成されたパリティ信号が入力され、該パリティ信
号のパターンを圧縮して出力するパターン圧縮手段とを
備えた構成とするものである。
【０００９】
【作用】本発明の構成により、被検査回路内の複数のノ
ードから取り出されたビット数の大きい検査用信号はパ
リティ生成手段へ入力され、パリティ生成手段では検査
用信号のパリティ信号が生成される。パリティ信号のビ
ット数は複数のノードから取り出された検査用信号に比
べて小さくなっている。生成されたパリティ信号はパタ
ーン圧縮手段に入力され、パターン圧縮手段ではパリテ
ィ信号のパターンが圧縮される。このように、被検査回
路内からのビット数の大きい検査用信号をパリティ生成
手段でビット数の小さいパリティ信号に変換することに
より、パターン圧縮手段へ入力する為の信号線の数を減
少させ、更に、ビット数の小さいパリティ信号を用いる
ことによって占有面積の小さい低ビットのパターン圧縮
手段を用いることができ、しかも故障検証率を向上させ
ることができる。
ードから取り出されたビット数の大きい検査用信号はパ
リティ生成手段へ入力され、パリティ生成手段では検査
用信号のパリティ信号が生成される。パリティ信号のビ
ット数は複数のノードから取り出された検査用信号に比
べて小さくなっている。生成されたパリティ信号はパタ
ーン圧縮手段に入力され、パターン圧縮手段ではパリテ
ィ信号のパターンが圧縮される。このように、被検査回
路内からのビット数の大きい検査用信号をパリティ生成
手段でビット数の小さいパリティ信号に変換することに
より、パターン圧縮手段へ入力する為の信号線の数を減
少させ、更に、ビット数の小さいパリティ信号を用いる
ことによって占有面積の小さい低ビットのパターン圧縮
手段を用いることができ、しかも故障検証率を向上させ
ることができる。
【００１０】
【実施例】以下、本発明の実施例について図面を参照し
ながら説明する。図１は本発明の一実施例に係る集積回
路装置のブロック構成を示すものである。本実施例の集
積回路装置は、被検査回路１０と、パリティ生成手段１
３と、パターン圧縮手段１４とを有している。被検査回
路１０は前述の従来例で説明した図５における被検査回
路と同様の構成を有しており、被検査回路１０には入力
ピン１１と出力ピン１２とが接続されている。更に、被
検査回路１０には図示しない複数のノードが設けられ、
これらのノードには検査信号を取り出す第１の信号線１
５の一端が接続されている。第１の信号線１５の他端は
パリティ生成手段１３に接続されている。パリティ生成
手段１３にはパターン圧縮手段１４にパリティ信号を出
力する第２の信号線１６が接続されている。パターン圧
縮手段１４にはクロック信号１８が入力され、パターン
圧縮手段１４で得られた検査結果は第３の信号線１７に
出力される。
ながら説明する。図１は本発明の一実施例に係る集積回
路装置のブロック構成を示すものである。本実施例の集
積回路装置は、被検査回路１０と、パリティ生成手段１
３と、パターン圧縮手段１４とを有している。被検査回
路１０は前述の従来例で説明した図５における被検査回
路と同様の構成を有しており、被検査回路１０には入力
ピン１１と出力ピン１２とが接続されている。更に、被
検査回路１０には図示しない複数のノードが設けられ、
これらのノードには検査信号を取り出す第１の信号線１
５の一端が接続されている。第１の信号線１５の他端は
パリティ生成手段１３に接続されている。パリティ生成
手段１３にはパターン圧縮手段１４にパリティ信号を出
力する第２の信号線１６が接続されている。パターン圧
縮手段１４にはクロック信号１８が入力され、パターン
圧縮手段１４で得られた検査結果は第３の信号線１７に
出力される。
【００１１】上記構成を有する集積回路装置における動
作を以下に説明する。まず、被検査回路１０に入力ピン
１１から信号を入力し、被検査回路１０内の複数のノー
ドから検査用信号を取り出す。取り出された検査用信号
は多数のビットにより構成されており、この検査用信号
は第１の信号線１５を介してパリティ生成手段１３へ入
力される。パリティ生成手段１３では第１の信号線１５
から入力されたビット数の大きい検査用信号からビット
数の小さいパリティ信号が生成され、このパリティ信号
が第２の信号線１６に出力される。第２の信号線１６に
出力されたパリティ信号のパターンは、パターン圧縮手
段１４へ入力される。パターン圧縮手段１４では、第２
の信号線１６を介して入力されたパリティ信号のパター
ンを圧縮する。圧縮された信号は第３の信号線１７を介
して出力される。
作を以下に説明する。まず、被検査回路１０に入力ピン
１１から信号を入力し、被検査回路１０内の複数のノー
ドから検査用信号を取り出す。取り出された検査用信号
は多数のビットにより構成されており、この検査用信号
は第１の信号線１５を介してパリティ生成手段１３へ入
力される。パリティ生成手段１３では第１の信号線１５
から入力されたビット数の大きい検査用信号からビット
数の小さいパリティ信号が生成され、このパリティ信号
が第２の信号線１６に出力される。第２の信号線１６に
出力されたパリティ信号のパターンは、パターン圧縮手
段１４へ入力される。パターン圧縮手段１４では、第２
の信号線１６を介して入力されたパリティ信号のパター
ンを圧縮する。圧縮された信号は第３の信号線１７を介
して出力される。
【００１２】図２に図１のパリティ生成手段１３の具体
的な構成の一例を示す。このパリティ生成手段１３は排
他的論理和の組み合わせにより構成され、第１の信号線
１５から入力された１６ビットの検査用信号の排他的論
理和が段階的に接続されたＸＯＲゲート１３ａ、１３
ｂ、１３ｃによって順次求められ、２ビットのパリティ
信号が生成される。
的な構成の一例を示す。このパリティ生成手段１３は排
他的論理和の組み合わせにより構成され、第１の信号線
１５から入力された１６ビットの検査用信号の排他的論
理和が段階的に接続されたＸＯＲゲート１３ａ、１３
ｂ、１３ｃによって順次求められ、２ビットのパリティ
信号が生成される。
【００１３】このように本実施例の集積回路装置におい
ては、パリティ生成手段１３によって被検査回路１０か
らのビット数の大きい検査用信号からビット数の小さな
パリティ信号が生成され、このパリティ信号がパターン
圧縮手段１４に入力されるので、パターン圧縮手段１４
へ信号を入力する第２の信号線１６の数を大幅に減少さ
せることができ、第２の信号線１６の集積回路装置上で
占める面積を小さくすることができる。また、パターン
圧縮手段１４へ入力されるパリティ信号のビット数は小
さいため、パターン圧縮手段１４の規模を小さくするこ
とができ、パターン圧縮手段１４の集積回路装置上で占
める面積を小さくすることができる。
ては、パリティ生成手段１３によって被検査回路１０か
らのビット数の大きい検査用信号からビット数の小さな
パリティ信号が生成され、このパリティ信号がパターン
圧縮手段１４に入力されるので、パターン圧縮手段１４
へ信号を入力する第２の信号線１６の数を大幅に減少さ
せることができ、第２の信号線１６の集積回路装置上で
占める面積を小さくすることができる。また、パターン
圧縮手段１４へ入力されるパリティ信号のビット数は小
さいため、パターン圧縮手段１４の規模を小さくするこ
とができ、パターン圧縮手段１４の集積回路装置上で占
める面積を小さくすることができる。
【００１４】本実施例の集積回路装置では、図２のパリ
ティ生成手段１３を構成するＸＯＲゲート１３ａ、１３
ｂ、１３ｃの何れかを図３に示す回路で置き換えること
ができる。図３に示す回路は排他的論理和の演算を行う
ＸＯＲゲート３１とＤ−フリップフロップ３２とによっ
て構成されている。図３に示す回路で図２のＸＯＲゲー
トの何れかを置き換えれば、信号の変化を変化点の前後
の信号に関連づけることができるので、より検証率を高
めることができる。図３の回路で置き換えられるパリテ
ィ生成手段１３内のＸＯＲゲート１３ａ、１３ｂ、１３
ｃの位置は、パリティ生成手段１３の入力側である第１
の信号線１５に近い所でもよく、出力側である第２の信
号線１６に近い所でもよいが、出力側に近い方が検証率
を高める効果は大きくなる。なお、パリティ生成手段１
３の複数のＸＯＲゲート１３ａ、１３ｂ、１３ｃを図３
の回路で置き換えてもよい。
ティ生成手段１３を構成するＸＯＲゲート１３ａ、１３
ｂ、１３ｃの何れかを図３に示す回路で置き換えること
ができる。図３に示す回路は排他的論理和の演算を行う
ＸＯＲゲート３１とＤ−フリップフロップ３２とによっ
て構成されている。図３に示す回路で図２のＸＯＲゲー
トの何れかを置き換えれば、信号の変化を変化点の前後
の信号に関連づけることができるので、より検証率を高
めることができる。図３の回路で置き換えられるパリテ
ィ生成手段１３内のＸＯＲゲート１３ａ、１３ｂ、１３
ｃの位置は、パリティ生成手段１３の入力側である第１
の信号線１５に近い所でもよく、出力側である第２の信
号線１６に近い所でもよいが、出力側に近い方が検証率
を高める効果は大きくなる。なお、パリティ生成手段１
３の複数のＸＯＲゲート１３ａ、１３ｂ、１３ｃを図３
の回路で置き換えてもよい。
【００１５】図４は図１に示す集積回路装置の構成に加
えて、検査判定部４１を設けたものである。図４におい
て、４０は図１に記載した集積回路装置と同様の構成を
有する回路であり、この回路４０のパターン圧縮手段１
４から出力される第３の信号線１７には検査判定部４１
が接続されている。検査判定部４１にはパターン圧縮手
段１４からの出力に対する基準値が基準信号線４２を介
して入力され、検査判定部４１からは判定信号線４３を
介して判定結果が出力される。
えて、検査判定部４１を設けたものである。図４におい
て、４０は図１に記載した集積回路装置と同様の構成を
有する回路であり、この回路４０のパターン圧縮手段１
４から出力される第３の信号線１７には検査判定部４１
が接続されている。検査判定部４１にはパターン圧縮手
段１４からの出力に対する基準値が基準信号線４２を介
して入力され、検査判定部４１からは判定信号線４３を
介して判定結果が出力される。
【００１６】上記のようにパリティ生成手段１３を設け
た構成では、パターン圧縮手段１４から出力される第３
の信号線１７のビット数を小さくすることができるの
で、検査判定部４１の構成を従来の集積回路装置におけ
る検査判定部の構成よりも簡略化することができる。
た構成では、パターン圧縮手段１４から出力される第３
の信号線１７のビット数を小さくすることができるの
で、検査判定部４１の構成を従来の集積回路装置におけ
る検査判定部の構成よりも簡略化することができる。
【００１７】なお、本発明は上記実施例に限定されるも
のではなく、本発明の趣旨に基づいて種々の変形が可能
であり、これらを本発明の範囲から排除するものではな
い。
のではなく、本発明の趣旨に基づいて種々の変形が可能
であり、これらを本発明の範囲から排除するものではな
い。
【００１８】
【発明の効果】以上説明したように、本発明の集積回路
装置は、被検査回路内の複数のノードから取り出された
検査用信号のパリティ信号を生成する少なくとも１つの
パリティ生成手段を有しているので、このパリティ生成
手段で生成されるパリティ信号を検査に用いればパター
ン圧縮手段へ入力される信号パターンのビット数を小さ
くすることができ、パターン圧縮手段への信号線が集積
回路装置上で占める面積を減少させることができる。ま
た、ビット数の小さいパターン圧縮手段を用いることが
できるので、パターン圧縮手段が集積回路装置上で占め
る面積を小さくすることができる。
装置は、被検査回路内の複数のノードから取り出された
検査用信号のパリティ信号を生成する少なくとも１つの
パリティ生成手段を有しているので、このパリティ生成
手段で生成されるパリティ信号を検査に用いればパター
ン圧縮手段へ入力される信号パターンのビット数を小さ
くすることができ、パターン圧縮手段への信号線が集積
回路装置上で占める面積を減少させることができる。ま
た、ビット数の小さいパターン圧縮手段を用いることが
できるので、パターン圧縮手段が集積回路装置上で占め
る面積を小さくすることができる。
【００１９】このため、本発明によると、故障検証率が
高く且つ検査を容易に行い得る集積回路装置を提供する
ことができる。
高く且つ検査を容易に行い得る集積回路装置を提供する
ことができる。
【図１】本発明の一実施例に係る集積回路装置のブロッ
ク図である。
ク図である。
【図２】図１の集積回路装置を構成するパリティ生成回
路を示す図である。
路を示す図である。
【図３】図２のパリティ生成回路のＸＯＲゲートに置き
換えて用いることができる回路構成を示す図である。
換えて用いることができる回路構成を示す図である。
【図４】図１の構成に検査判定部を設けた集積回路装置
のブロック図である。
のブロック図である。
【図５】従来の集積回路装置のブロック図である。
【図６】従来の集積回路装置におけるパターン圧縮手段
の一例を示す図である。
の一例を示す図である。
１０ 被検査回路 １１ 入力ピン １２ 出力ピン １３ パリティ生成手段 １４ パターン圧縮手段 １５ 第１の信号線 １６ 第２の信号線 １７ 第３の信号線 １８ クロック信号 ３１ ＸＯＲゲート ３２ Ｄ−フリップフロップ ４１ 検査判定部 ４２ 基準信号線 ４３ 判定信号線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ０６Ｆ 11/22 ３３０ Ｂ 9072−5Ｂ
Claims (1)
- 【請求項１】 被検査回路内の複数のノードから取り出
された検査用信号が入力され、該検査用信号からパリテ
ィ信号を生成する少なくとも１つのパリティ生成手段
と、該パリティ生成手段で生成されたパリティ信号が入
力され、該パリティ信号のパターンを圧縮して出力する
パターン圧縮手段とを備えたことを特徴とする集積回路
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3231795A JPH0573342A (ja) | 1991-09-11 | 1991-09-11 | 集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3231795A JPH0573342A (ja) | 1991-09-11 | 1991-09-11 | 集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0573342A true JPH0573342A (ja) | 1993-03-26 |
Family
ID=16929142
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3231795A Withdrawn JPH0573342A (ja) | 1991-09-11 | 1991-09-11 | 集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0573342A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6185714B1 (en) | 1997-06-06 | 2001-02-06 | Nec Corporation | Address trap comparator capable of carrying out high speed fault detecting test |
-
1991
- 1991-09-11 JP JP3231795A patent/JPH0573342A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6185714B1 (en) | 1997-06-06 | 2001-02-06 | Nec Corporation | Address trap comparator capable of carrying out high speed fault detecting test |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981203 |