JPH0573348B2 - - Google Patents
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- JPH0573348B2 JPH0573348B2 JP63078011A JP7801188A JPH0573348B2 JP H0573348 B2 JPH0573348 B2 JP H0573348B2 JP 63078011 A JP63078011 A JP 63078011A JP 7801188 A JP7801188 A JP 7801188A JP H0573348 B2 JPH0573348 B2 JP H0573348B2
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- Japan
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- film
- insulating film
- sio
- etching
- forming
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Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は半導体装置の製造方法に関し、詳しく
は、半導体装置の電極配線を、選択的かつ自己整
合的に、絶縁膜によつて被覆する方法に関する。
は、半導体装置の電極配線を、選択的かつ自己整
合的に、絶縁膜によつて被覆する方法に関する。
［従来の技術］
従来、自己整合的に配線に絶縁膜を被覆する方
法として、SELOCSとよばれる方法がよく知ら
れており、用いられている。この方法は不純物を
多量にドープされた多結晶シリコンと半導体基板
との酸化速度の差を利用し、熱酸化を行なつて、
配線表面を酸化皮膜で覆うものである。
法として、SELOCSとよばれる方法がよく知ら
れており、用いられている。この方法は不純物を
多量にドープされた多結晶シリコンと半導体基板
との酸化速度の差を利用し、熱酸化を行なつて、
配線表面を酸化皮膜で覆うものである。
［発明が解決しようとする課題］
しかし、この方法は、高温度の熱酸化工程が必
要である、配線がシリコンの場合に限定される、
得られる絶縁膜が酸化膜であつてリンガラス膜で
ないためナトリウムなどの影響を受けやすいな
ど、多くの問題がある。
要である、配線がシリコンの場合に限定される、
得られる絶縁膜が酸化膜であつてリンガラス膜で
ないためナトリウムなどの影響を受けやすいな
ど、多くの問題がある。
本発明の目的は、上記従来の問題を解決し、シ
リコンのみでなく、シリコン以外の材料からなる
配線にも、特性のすぐれた絶縁膜を自己整合的に
形成することのできる、半導体装置の製造方法を
提供することである。
リコンのみでなく、シリコン以外の材料からなる
配線にも、特性のすぐれた絶縁膜を自己整合的に
形成することのできる、半導体装置の製造方法を
提供することである。
［課題を解決するための手段］
上記目的を達成するため、本発明は、異方性エ
ツチングを用いて、第１の導電性膜と絶縁膜の側
部に第２の絶縁膜を自己整合的に形成した後第２
の導電性膜を全面に形成するものである。
ツチングを用いて、第１の導電性膜と絶縁膜の側
部に第２の絶縁膜を自己整合的に形成した後第２
の導電性膜を全面に形成するものである。
［作用］
上記第１の導電性膜と上部と側部の絶縁膜が、
それぞれ異なる工程で形成されているため、両者
を厚くして、第２の導電性膜との絶縁を十分高く
することができる。また、第２の絶縁膜は自己整
合的に形成されるので、所要面積も小さくてよ
い。
それぞれ異なる工程で形成されているため、両者
を厚くして、第２の導電性膜との絶縁を十分高く
することができる。また、第２の絶縁膜は自己整
合的に形成されるので、所要面積も小さくてよ
い。
［実施例］
以下、図面を用いて、本発明を詳細に説明す
る。
る。
第１図は、本発明の構成を説明するための工程
図である。まず第１図Ａに示すように、所望の基
板１ａ上に電極配線２ａおよび絶縁膜３ａの層状
パターンを形成したのち、第１図Ｂに示すように
絶縁膜３ｂを被着する。つぎにたとえば反応性ス
パツタエツチング法など、サイド・エツチがない
（あるいは少ない）ドライ・エツチング法を用い
て、絶縁膜３ｂをエツチングすると、エツチング
は第１図Ｃに示すように縦方向（矢印Ｙ）に選択
的に進行し、横方向（矢印Ｘ）には進行しない。
（あるいは縦方向と比較して進行が著しく遅い）
ため（点線Ｃはエツチング前の絶縁膜３ｂの表面
を示す）、基板１ａの表面が露出したところでエ
ツチングを停止する（必要に応じて基板１ａもエ
ツチングしてよい）と、第１図Ｄに示すように、
電極配線２ａの上面を絶縁膜３ａ、側面を絶縁膜
３ｂによつて、選択的かつ自己整造的に被覆する
ことができる。
図である。まず第１図Ａに示すように、所望の基
板１ａ上に電極配線２ａおよび絶縁膜３ａの層状
パターンを形成したのち、第１図Ｂに示すように
絶縁膜３ｂを被着する。つぎにたとえば反応性ス
パツタエツチング法など、サイド・エツチがない
（あるいは少ない）ドライ・エツチング法を用い
て、絶縁膜３ｂをエツチングすると、エツチング
は第１図Ｃに示すように縦方向（矢印Ｙ）に選択
的に進行し、横方向（矢印Ｘ）には進行しない。
（あるいは縦方向と比較して進行が著しく遅い）
ため（点線Ｃはエツチング前の絶縁膜３ｂの表面
を示す）、基板１ａの表面が露出したところでエ
ツチングを停止する（必要に応じて基板１ａもエ
ツチングしてよい）と、第１図Ｄに示すように、
電極配線２ａの上面を絶縁膜３ａ、側面を絶縁膜
３ｂによつて、選択的かつ自己整造的に被覆する
ことができる。
上記本発明において、絶縁膜３ａおよび３ｂ
は、化学蒸着法や物理蒸着法など、電極配線２ａ
の化学反応以外の方法で被着した酸化物や窒化物
など所望の材質が使えるため、電極配線２ａの材
料に、多結晶シリコンのように熱酸化によつて
SiO2膜を形成できるような物質のみではなく、
金属あるいは金属を含む材料も用いることができ
るという特長と、絶縁膜３ａおよび３ｂの厚さを
他の素子寸法に制限されることなく設定できると
いう特長がある。これらの特長によつて、本発明
は、半導体装置、特に半導体集積回路の集積密
度、性能、信頼性の向上に著しく寄与するもので
ある。
は、化学蒸着法や物理蒸着法など、電極配線２ａ
の化学反応以外の方法で被着した酸化物や窒化物
など所望の材質が使えるため、電極配線２ａの材
料に、多結晶シリコンのように熱酸化によつて
SiO2膜を形成できるような物質のみではなく、
金属あるいは金属を含む材料も用いることができ
るという特長と、絶縁膜３ａおよび３ｂの厚さを
他の素子寸法に制限されることなく設定できると
いう特長がある。これらの特長によつて、本発明
は、半導体装置、特に半導体集積回路の集積密
度、性能、信頼性の向上に著しく寄与するもので
ある。
実施例 １
本発明は、周知の２層シリコン・ゲートｎ・
MOSメモリの層間絶縁膜の形成に応用すると極
めて有効である。第２図Ａ〜Ｅはその実施例を示
す工程図である。まず第２図Ａに示すように、ｐ
型シリコン基板１のアクテイブ（能動）領域に周
知のMOSプロセス技術によつて１層ゲートSiO2
膜２１、１層ゲート多結晶シリコン膜３１を形成
し、さらに化学蒸着法によつて層間絶縁膜の１部
となるSiO2膜４１を被着したのち、ホトレジス
ト膜をマスクとして平行電極型プラズマ・エツチ
ング法でSiO2膜４１および多結晶シリコン膜３
１を選択エツチングして所望の形状とした後、ホ
トレジスト膜を除去する。つぎに第２図Ｂを示す
ように、化学蒸着法によつて層間絶縁膜の他の１
部となるSiO2膜４２を全面に被着する。しかる
のち、平行電極型プラズマ・エツチング法で
SiO2膜４２をエツチングし、さらに露出された
SiO2膜２１をエツチングし、シリコン基板１の
表面が露出したところでエツチングを停止する。
このようにすると、第２図Ｃに示すように１層ゲ
ート多結晶シリコン膜３１は、化学蒸着SiO2膜
４１および４２によつて選択的かつ自己整合的に
被覆され層間絶縁膜の形成が完了する。つぎに、
シリコン基板１を熱酸化して第２図Ｄに示すよう
に２層ゲートSiO2膜２２を形成する。続いて、
２層ゲートSiO2膜２２直下の基板１の表面にし
きい値制御用のホウ素をイオン打込したのち、第
２図Ｅに示すように２層ゲート多結晶シリコン膜
３２を被着し、以下、周知のMOSプロセス技術
によつて、ソース・ドレイン、金属配線等を形成
して２層シリコン・ゲートｎ・MOSメモリを完
成する。
MOSメモリの層間絶縁膜の形成に応用すると極
めて有効である。第２図Ａ〜Ｅはその実施例を示
す工程図である。まず第２図Ａに示すように、ｐ
型シリコン基板１のアクテイブ（能動）領域に周
知のMOSプロセス技術によつて１層ゲートSiO2
膜２１、１層ゲート多結晶シリコン膜３１を形成
し、さらに化学蒸着法によつて層間絶縁膜の１部
となるSiO2膜４１を被着したのち、ホトレジス
ト膜をマスクとして平行電極型プラズマ・エツチ
ング法でSiO2膜４１および多結晶シリコン膜３
１を選択エツチングして所望の形状とした後、ホ
トレジスト膜を除去する。つぎに第２図Ｂを示す
ように、化学蒸着法によつて層間絶縁膜の他の１
部となるSiO2膜４２を全面に被着する。しかる
のち、平行電極型プラズマ・エツチング法で
SiO2膜４２をエツチングし、さらに露出された
SiO2膜２１をエツチングし、シリコン基板１の
表面が露出したところでエツチングを停止する。
このようにすると、第２図Ｃに示すように１層ゲ
ート多結晶シリコン膜３１は、化学蒸着SiO2膜
４１および４２によつて選択的かつ自己整合的に
被覆され層間絶縁膜の形成が完了する。つぎに、
シリコン基板１を熱酸化して第２図Ｄに示すよう
に２層ゲートSiO2膜２２を形成する。続いて、
２層ゲートSiO2膜２２直下の基板１の表面にし
きい値制御用のホウ素をイオン打込したのち、第
２図Ｅに示すように２層ゲート多結晶シリコン膜
３２を被着し、以下、周知のMOSプロセス技術
によつて、ソース・ドレイン、金属配線等を形成
して２層シリコン・ゲートｎ・MOSメモリを完
成する。
上記実施例から明らかなように、本発明におい
ては層間絶縁膜（SiO2膜４１，４２）と２層ゲ
ートSiO2膜２２とは、周知の低温選択酸化法の
ように同時に形成するのではなく各々独立に形成
することができるため、２層ゲートSiO2膜２２
の厚さに制約されることなく層間絶縁膜（SiO2
膜４１，４２）の厚さを設定できる。したがつ
て、例えばスケールダウン思想に基ずいて薄い２
層ゲートSiO2膜２２を有するｎ−MOSメモリを
制造する場合、層間絶縁膜厚のみ保つて層間容量
の増大と層間耐圧の定価を防止することができる
ため、高速化と製造歩留・信頼性の向上を同時に
達成できる。さらに、多結晶シリコンの酸化膜の
絶縁耐圧は3MV／cm程度と低いのにたいして、
化学蒸着SiO2膜の絶縁耐圧は5MV／cm以上ある
こと、前記低温選択酸化法と比較して１層結晶シ
リコン・ゲート端での層間絶縁膜中のストレスが
小さいことなどの利点もあり製造歩留・信頼性に
向上にさらに寄与する。なお、上記実施例におい
て化学蒸着SiO2膜４１，４２としてPSG膜
（Phosphosilicate glass。リンガラス）を用いて
もよい。
ては層間絶縁膜（SiO2膜４１，４２）と２層ゲ
ートSiO2膜２２とは、周知の低温選択酸化法の
ように同時に形成するのではなく各々独立に形成
することができるため、２層ゲートSiO2膜２２
の厚さに制約されることなく層間絶縁膜（SiO2
膜４１，４２）の厚さを設定できる。したがつ
て、例えばスケールダウン思想に基ずいて薄い２
層ゲートSiO2膜２２を有するｎ−MOSメモリを
制造する場合、層間絶縁膜厚のみ保つて層間容量
の増大と層間耐圧の定価を防止することができる
ため、高速化と製造歩留・信頼性の向上を同時に
達成できる。さらに、多結晶シリコンの酸化膜の
絶縁耐圧は3MV／cm程度と低いのにたいして、
化学蒸着SiO2膜の絶縁耐圧は5MV／cm以上ある
こと、前記低温選択酸化法と比較して１層結晶シ
リコン・ゲート端での層間絶縁膜中のストレスが
小さいことなどの利点もあり製造歩留・信頼性に
向上にさらに寄与する。なお、上記実施例におい
て化学蒸着SiO2膜４１，４２としてPSG膜
（Phosphosilicate glass。リンガラス）を用いて
もよい。
実施例 ２
本発明は、自己整合型コンタクトの形成にも適
用でき、例えば上記実施例１のｎ・MOSメモリ
の高集積・高性能化を達成できる。第３図Ａ〜Ｃ
はその実施例を示す工程図である。まず、実施例
１にしたがつて、第２図Ｅに示す構造を形成した
後、２層ゲート多結晶シリコン膜３２上にPSG
膜５１を被着し、第２図Ａと同様にしてPSG膜
５１および多結晶シリコン膜３２をエツチングす
る（第３図Ａ）。しかるのち、基板１表面に高濃
度のヒ素打込層６を形成し、PSG膜５２を被着
し、ホトレジスト・マスク７を形成する（第３図
Ｂ）。つぎに平行電極型プラズマ・エツチング法
でPSG膜５２をエツチングし、さらに、SiO2膜
２２をエツチングし、ヒ素打込層６の表面が露出
したところでエツチングを停止しホトレジスト・
マスク７を除去すると、第３図Ｃに示すように２
層ゲート多結晶シリコン層３２はPSG膜５１，
５２で被覆された状態でヒ素打込層７へのコンタ
クト孔８が自己整合的に形成される。続いて、
Al電極配線、表面保護膜等を形成して所望のｎ
−MOSメモリを完成する。なお第３図はメモ
リ・セル部のみを示すが本実施例の自己整合型コ
ンタクトは必要に応じて周辺回路にも用いること
ができる。
用でき、例えば上記実施例１のｎ・MOSメモリ
の高集積・高性能化を達成できる。第３図Ａ〜Ｃ
はその実施例を示す工程図である。まず、実施例
１にしたがつて、第２図Ｅに示す構造を形成した
後、２層ゲート多結晶シリコン膜３２上にPSG
膜５１を被着し、第２図Ａと同様にしてPSG膜
５１および多結晶シリコン膜３２をエツチングす
る（第３図Ａ）。しかるのち、基板１表面に高濃
度のヒ素打込層６を形成し、PSG膜５２を被着
し、ホトレジスト・マスク７を形成する（第３図
Ｂ）。つぎに平行電極型プラズマ・エツチング法
でPSG膜５２をエツチングし、さらに、SiO2膜
２２をエツチングし、ヒ素打込層６の表面が露出
したところでエツチングを停止しホトレジスト・
マスク７を除去すると、第３図Ｃに示すように２
層ゲート多結晶シリコン層３２はPSG膜５１，
５２で被覆された状態でヒ素打込層７へのコンタ
クト孔８が自己整合的に形成される。続いて、
Al電極配線、表面保護膜等を形成して所望のｎ
−MOSメモリを完成する。なお第３図はメモ
リ・セル部のみを示すが本実施例の自己整合型コ
ンタクトは必要に応じて周辺回路にも用いること
ができる。
［発明の効果］
上記実施例に示した方法によつて、ｎ−MOS
メモリ・セルのドレイン拡散層６の面積を著しく
低減できるためメモリ・セルの微細化が可能にな
るとともに、データ線の寄生容量が著しく低下
し、さらに周辺回路の微細化・寄生容量の低減に
も寄与し、集積密度・性能の向上に大きく寄与す
る。
メモリ・セルのドレイン拡散層６の面積を著しく
低減できるためメモリ・セルの微細化が可能にな
るとともに、データ線の寄生容量が著しく低下
し、さらに周辺回路の微細化・寄生容量の低減に
も寄与し、集積密度・性能の向上に大きく寄与す
る。
上記実施例から本発明の効果は明らかである
が、本発明の方法はさらに広範な広用分野が開け
ている。前記の如く、第１図の電極配線２ａとし
て多結晶シリコンのように熱酸化によつてSiO2
膜を形成できるような材料のみならず、金属ある
いは金属を含む材料を用いることができるため、
例えば、第２図の実施例において、２層ゲート多
結晶シリコン膜３２の代わりにモリブデン、タン
グステンのような高融合金属あるいはシリサイド
などを用いることができ、その結果配線抵抗の減
少によつて、さらに性能向上（高速化）を図るこ
とができる。さらに、電極・絶縁膜・電極のよう
な多層構造あるいはシリコンその他の半導体基板
や所望の材料の凸部を選択的かつ自己整合的に絶
縁膜で被用することもできる。
が、本発明の方法はさらに広範な広用分野が開け
ている。前記の如く、第１図の電極配線２ａとし
て多結晶シリコンのように熱酸化によつてSiO2
膜を形成できるような材料のみならず、金属ある
いは金属を含む材料を用いることができるため、
例えば、第２図の実施例において、２層ゲート多
結晶シリコン膜３２の代わりにモリブデン、タン
グステンのような高融合金属あるいはシリサイド
などを用いることができ、その結果配線抵抗の減
少によつて、さらに性能向上（高速化）を図るこ
とができる。さらに、電極・絶縁膜・電極のよう
な多層構造あるいはシリコンその他の半導体基板
や所望の材料の凸部を選択的かつ自己整合的に絶
縁膜で被用することもできる。
したがつて、本発明は、MOS集積回路のみで
はなく、バイポーラ集積回路にも適用できて、そ
の高性能・高集積化に大きる寄与することがで
き、しかも、製造歩留・信頼性の向上にも寄与
し、さらに薄膜・厚膜集積回路や、単体デバイス
にも適用でき、その効果著しいものである。
はなく、バイポーラ集積回路にも適用できて、そ
の高性能・高集積化に大きる寄与することがで
き、しかも、製造歩留・信頼性の向上にも寄与
し、さらに薄膜・厚膜集積回路や、単体デバイス
にも適用でき、その効果著しいものである。
なお、本発明で用いるドライ・エツチング法と
しては、平行電極型プラズマ・エツチング法のみ
ではなく、他のプラズマ・エツチング法や、スパ
ツタ・エツチング法、イオン・エツチング法、そ
の他、サイド・エツチのない（あるいは少ない）
方法であれば所望の方法を用いてもよい。また本
発明の主旨を逸脱しない範囲で、所望の処理、例
えば洗浄、不純物ドーピング熱処理、エツチング
など、を行なつてよいことはいうまでもない。
しては、平行電極型プラズマ・エツチング法のみ
ではなく、他のプラズマ・エツチング法や、スパ
ツタ・エツチング法、イオン・エツチング法、そ
の他、サイド・エツチのない（あるいは少ない）
方法であれば所望の方法を用いてもよい。また本
発明の主旨を逸脱しない範囲で、所望の処理、例
えば洗浄、不純物ドーピング熱処理、エツチング
など、を行なつてよいことはいうまでもない。
第１図は本発明の構成を説明するための工程
図、第２図および第３図は、それぞれ本発明の異
なる実施例を示す工程図である。 １ａ，１……基板、２ａ，３１……配線（多結
晶シリコン）、３ａ，３ｂ，４１，４２……絶縁
物。
図、第２図および第３図は、それぞれ本発明の異
なる実施例を示す工程図である。 １ａ，１……基板、２ａ，３１……配線（多結
晶シリコン）、３ａ，３ｂ，４１，４２……絶縁
物。
Claims (1)
- １ 半導体基板上に形成された第１の絶縁膜上に
所定の形状を有する第１のゲート電極と第２の絶
縁膜からなる積層膜を形成する工程と、第３の絶
縁膜を全面に形成した後、当該第３の絶縁膜を異
方性エツチして、当該第３の絶縁膜のうち、上記
積層膜の側部上に形成されている部分を残し、他
の部分を除去する工程と、上記半導体基板の露出
された部分に第４の絶縁膜を形成する工程と、上
記第２の絶縁膜上から上記第４の絶縁膜上に延伸
する所定の形状を有する第２のゲート電極を形成
する工程を、少なくとも含むことを特徴とする半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7801188A JPS6432650A (en) | 1988-04-01 | 1988-04-01 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7801188A JPS6432650A (en) | 1988-04-01 | 1988-04-01 | Manufacture of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6432650A JPS6432650A (en) | 1989-02-02 |
| JPH0573348B2 true JPH0573348B2 (ja) | 1993-10-14 |
Family
ID=13649849
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7801188A Granted JPS6432650A (en) | 1988-04-01 | 1988-04-01 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6432650A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5444482A (en) * | 1977-09-14 | 1979-04-07 | Matsushita Electric Ind Co Ltd | Mos type semiconductor device and its manufacture |
-
1988
- 1988-04-01 JP JP7801188A patent/JPS6432650A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6432650A (en) | 1989-02-02 |
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