JPH0573358A - カバレジ方式、及びエミユレータ - Google Patents
カバレジ方式、及びエミユレータInfo
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- JPH0573358A JPH0573358A JP3261159A JP26115991A JPH0573358A JP H0573358 A JPH0573358 A JP H0573358A JP 3261159 A JP3261159 A JP 3261159A JP 26115991 A JP26115991 A JP 26115991A JP H0573358 A JPH0573358 A JP H0573358A
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- latch circuit
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Abstract
(57)【要約】
【目的】 本発明の目的は、カバレジ解析時間の短縮を
図ることにある。 【構成】 ユーザプログラムの実行アドレスの範囲を示
す情報を得るため、エミュレーションアドレスの上位を
保存するための上位アドレス保存ラッチ回路７と、下位
アドレス保存ラッチ回路８とを設け、カバレジ解析にお
いて上位アドレス保存ラッチ回路７と下位アドレス保存
ラッチ回路８との保持情報を利用することにより、カバ
レジメモリ４０の無駄なアドレス内容検索を不要し、カ
バレジ解析時間の短縮を図る。
図ることにある。 【構成】 ユーザプログラムの実行アドレスの範囲を示
す情報を得るため、エミュレーションアドレスの上位を
保存するための上位アドレス保存ラッチ回路７と、下位
アドレス保存ラッチ回路８とを設け、カバレジ解析にお
いて上位アドレス保存ラッチ回路７と下位アドレス保存
ラッチ回路８との保持情報を利用することにより、カバ
レジメモリ４０の無駄なアドレス内容検索を不要し、カ
バレジ解析時間の短縮を図る。
Description
【０００１】
【産業上の利用分野】本発明は、デバッグ対象とされる
ユーザプログラムのデバッグ技術、さらにはプロセッサ
によって実行されるプログラムの通過アドレスに応じて
所定の情報を蓄えるカバレジトレース機能を備えたデバ
ッグ装置に関し、例えばインサーキットエミュレータに
適用して有効な技術に関する。
ユーザプログラムのデバッグ技術、さらにはプロセッサ
によって実行されるプログラムの通過アドレスに応じて
所定の情報を蓄えるカバレジトレース機能を備えたデバ
ッグ装置に関し、例えばインサーキットエミュレータに
適用して有効な技術に関する。
【０００２】
【従来の技術】マイクロコンピュータ応用機器の開発に
おいて、その応用システムのデバッグやそのシステムの
詳細な評価を行うため、インサーキットエミュレータが
使用されている。かかるインサーキットエミュレータ
は、ソフトウェア開発用の親計算機（ホストコンピュー
タ）などのシステム開発装置と、開発中の応用機器との
間に接続され、その応用機器に含まれるマイクロプロセ
ッサ（ターゲットマイクロプロセッサ）の機能を代行す
る一方でデバッガとしての機能を持ち、詳細なシステム
デバッグを支援する。そのようなインサーキット・エミ
ュレータにおいては、応用機器側のユーザプログラム
（ターゲットプログラム）の評価を可能とする手段とし
てリアルタイムトレース機能の他にカバレジトレース機
能を備えたものがある。このカバレジトレース機能は、
ターゲットマイクロプロセッサの実行アドレスをメモリ
に保存しておき、エミュレーション終了時に当該メモリ
の内容を判定することによって実行アドレスの把握を可
能とする機能である。その場合の実行アドレスの保存
は、ターゲットマイクロプロセッサによって管理される
アドレス空間に配置された所定のメモリ（カバレジトレ
ースメモリと称される）に、当該プロセッサが命令を実
行したときにそれの実行アドレスに呼応するフラグビッ
トをセットすることによって可能とされる。そのように
してカバレジトレースメモリに順次蓄えられた情報によ
れば、ターゲットプログラムの中の命令語の何パーセン
トをテストできたかを測定することができる。
おいて、その応用システムのデバッグやそのシステムの
詳細な評価を行うため、インサーキットエミュレータが
使用されている。かかるインサーキットエミュレータ
は、ソフトウェア開発用の親計算機（ホストコンピュー
タ）などのシステム開発装置と、開発中の応用機器との
間に接続され、その応用機器に含まれるマイクロプロセ
ッサ（ターゲットマイクロプロセッサ）の機能を代行す
る一方でデバッガとしての機能を持ち、詳細なシステム
デバッグを支援する。そのようなインサーキット・エミ
ュレータにおいては、応用機器側のユーザプログラム
（ターゲットプログラム）の評価を可能とする手段とし
てリアルタイムトレース機能の他にカバレジトレース機
能を備えたものがある。このカバレジトレース機能は、
ターゲットマイクロプロセッサの実行アドレスをメモリ
に保存しておき、エミュレーション終了時に当該メモリ
の内容を判定することによって実行アドレスの把握を可
能とする機能である。その場合の実行アドレスの保存
は、ターゲットマイクロプロセッサによって管理される
アドレス空間に配置された所定のメモリ（カバレジトレ
ースメモリと称される）に、当該プロセッサが命令を実
行したときにそれの実行アドレスに呼応するフラグビッ
トをセットすることによって可能とされる。そのように
してカバレジトレースメモリに順次蓄えられた情報によ
れば、ターゲットプログラムの中の命令語の何パーセン
トをテストできたかを測定することができる。
【０００３】尚、インサーキットエミュレータについて
記載された文献の例としては、昭和６３年１０月１日に
日立マイクロコンピュータエンジニアリング株式会社よ
り発行された「日立マイコン技報（第２巻、第２号）」
や、平成２年３月に（株）日立製作所より発行された
「Ｈ８／５２０ ＡＳＥ ｍｏｄｅｌ−１ ユーザーズ
マニュアル」がある。
記載された文献の例としては、昭和６３年１０月１日に
日立マイクロコンピュータエンジニアリング株式会社よ
り発行された「日立マイコン技報（第２巻、第２号）」
や、平成２年３月に（株）日立製作所より発行された
「Ｈ８／５２０ ＡＳＥ ｍｏｄｅｌ−１ ユーザーズ
マニュアル」がある。
【０００４】
【発明が解決しようとする課題】上記従来技術によれ
ば、カバレジトレースメモリの全ての記憶情報をプロセ
ッサによって読み込み、フラグがセットされているアド
レスを検出してそれをユーザに提供するようになってい
るため、ターゲットプログラムの実行が非常に少ない場
合であってもカバレジトレースメモリの全てのアドレス
内容を検索しなければ、ターゲットプログラム実行によ
る正しい実行アドレスは解らない。このため、ターゲッ
トプログラムの実行アドレスを調べるのに時間がかか
り、このことが、カバレジ解析処理の時間短縮を阻害す
る主たる要因とされるのが、本発明者によって見いださ
れた。そしてそのような問題は、ターゲットマイクロプ
ロセッサのアドレス空間が大きいほど、また、カバレジ
トレースメモリの記憶容量が大きいほど、顕著とされる
のが明かとされた。
ば、カバレジトレースメモリの全ての記憶情報をプロセ
ッサによって読み込み、フラグがセットされているアド
レスを検出してそれをユーザに提供するようになってい
るため、ターゲットプログラムの実行が非常に少ない場
合であってもカバレジトレースメモリの全てのアドレス
内容を検索しなければ、ターゲットプログラム実行によ
る正しい実行アドレスは解らない。このため、ターゲッ
トプログラムの実行アドレスを調べるのに時間がかか
り、このことが、カバレジ解析処理の時間短縮を阻害す
る主たる要因とされるのが、本発明者によって見いださ
れた。そしてそのような問題は、ターゲットマイクロプ
ロセッサのアドレス空間が大きいほど、また、カバレジ
トレースメモリの記憶容量が大きいほど、顕著とされる
のが明かとされた。
【０００５】本発明の目的は、カバレジ解析時間の短縮
を図ったエミュレータを提供することにある。
を図ったエミュレータを提供することにある。
【０００６】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
【０００７】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【０００８】すなわち、第１手段として、ユーザプログ
ラム実行アドレスの範囲を示す情報を収集し、収集され
た情報に基づきユーザプログラム実行アドレス範囲につ
いてのカバレジ解析を行うものである。このとき、ユー
ザプログラム実行アドレスの範囲を示す情報は、ユーザ
プログラム実行アドレスのうちの最上位アドレス情報及
び最下位アドレス情報とすることができる。
ラム実行アドレスの範囲を示す情報を収集し、収集され
た情報に基づきユーザプログラム実行アドレス範囲につ
いてのカバレジ解析を行うものである。このとき、ユー
ザプログラム実行アドレスの範囲を示す情報は、ユーザ
プログラム実行アドレスのうちの最上位アドレス情報及
び最下位アドレス情報とすることができる。
【０００９】また、第２手段として、ユーザプログラム
実行アドレスの範囲を示す情報を保存するためのアドレ
ス保存回路を含んでエミュレータを構成するものであ
る。このとき、上記アドレス保存回路は、ユーザプログ
ラム実行アドレスのうちの最上位アドレス情報を保存す
るための上位アドレス保存ラッチ回路と、ユーザプログ
ラム実行アドレスのうちの最下位アドレス情報を保存す
るための下位アドレス保存ラッチ回路とを含んで構成す
ることができる。さらに、上位アドレス保存ラッチ回路
の保存内容とユーザプログラム実行アドレスとを比較
し、その比較結果に基づいて当該上位アドレス保存ラッ
チ回路の保存内容を更新するための第１比較器と、下位
アドレス保存ラッチ回路の保存内容とユーザプログラム
実行アドレスとを比較し、その比較結果に基づいて当該
下位アドレス保存ラッチ回路の保存内容を更新するため
の第２比較器とを含めることができる。
実行アドレスの範囲を示す情報を保存するためのアドレ
ス保存回路を含んでエミュレータを構成するものであ
る。このとき、上記アドレス保存回路は、ユーザプログ
ラム実行アドレスのうちの最上位アドレス情報を保存す
るための上位アドレス保存ラッチ回路と、ユーザプログ
ラム実行アドレスのうちの最下位アドレス情報を保存す
るための下位アドレス保存ラッチ回路とを含んで構成す
ることができる。さらに、上位アドレス保存ラッチ回路
の保存内容とユーザプログラム実行アドレスとを比較
し、その比較結果に基づいて当該上位アドレス保存ラッ
チ回路の保存内容を更新するための第１比較器と、下位
アドレス保存ラッチ回路の保存内容とユーザプログラム
実行アドレスとを比較し、その比較結果に基づいて当該
下位アドレス保存ラッチ回路の保存内容を更新するため
の第２比較器とを含めることができる。
【００１０】
【作用】上記した手段によれば、ユーザプログラム実行
アドレスの範囲を示す情報を保存することは、そのよう
な情報に基づいてカバレジ解析する限りにおいてカバレ
ジメモリの無駄なアドレス内容検索を不要とし、このこ
とが、カバレジ解析時間の短縮を達成する。
アドレスの範囲を示す情報を保存することは、そのよう
な情報に基づいてカバレジ解析する限りにおいてカバレ
ジメモリの無駄なアドレス内容検索を不要とし、このこ
とが、カバレジ解析時間の短縮を達成する。
【００１１】
【実施例】図２には本発明の一実施例であるインサーキ
ットエミュレータを含むマイクロコンピュータ開発用シ
ステムが示される。
ットエミュレータを含むマイクロコンピュータ開発用シ
ステムが示される。
【００１２】同図に示されるようにインサーキットエミ
ュレータ２は、親計算機１と、開発中のマイクロプロセ
ッサ応用機器３との間に接続され、その応用機器３に含
まれるターゲットマイクロプロセッサの機能を代行する
一方でデバッガとしての機能を持ち、詳細なシステムデ
バッグを支援する。親計算機１とインサーキットエミュ
レータ２とはシリアル回線バスラインによって結合さ
れ、このバスラインによって両者間でのデータのやりと
りが可能とされる。また、インサーキットエミュレータ
２からはケーブル４が引出され、このケーブル４の先端
に設けられたプラグ４ａが、応用機器３のターゲットマ
イクロプロセッサ用ソケット５に結合されることによ
り、インサーキットエミュレータ２において所定のエミ
ュレーション動作が可能とされる。
ュレータ２は、親計算機１と、開発中のマイクロプロセ
ッサ応用機器３との間に接続され、その応用機器３に含
まれるターゲットマイクロプロセッサの機能を代行する
一方でデバッガとしての機能を持ち、詳細なシステムデ
バッグを支援する。親計算機１とインサーキットエミュ
レータ２とはシリアル回線バスラインによって結合さ
れ、このバスラインによって両者間でのデータのやりと
りが可能とされる。また、インサーキットエミュレータ
２からはケーブル４が引出され、このケーブル４の先端
に設けられたプラグ４ａが、応用機器３のターゲットマ
イクロプロセッサ用ソケット５に結合されることによ
り、インサーキットエミュレータ２において所定のエミ
ュレーション動作が可能とされる。
【００１３】図３には上記インサーキットエミュレータ
２の詳細な構成が示される。
２の詳細な構成が示される。
【００１４】同図に示されるようにインサーキットエミ
ュレータ２には、マイクロプロセッサ応用機器３に含ま
れるターゲットマイクロプロセッサの機能を代行してそ
の応用機器の動作制御すなわちエミュレーションを行う
ためのスレーブマイクロプロセッサ（以下、ＳＭＣＵと
記す）１１と、各種デバッグ機能を達成するための制御
を司るマスタマイクロプロセッサ（以下、ＭＭＣＵと記
す）１６とが設けられる。
ュレータ２には、マイクロプロセッサ応用機器３に含ま
れるターゲットマイクロプロセッサの機能を代行してそ
の応用機器の動作制御すなわちエミュレーションを行う
ためのスレーブマイクロプロセッサ（以下、ＳＭＣＵと
記す）１１と、各種デバッグ機能を達成するための制御
を司るマスタマイクロプロセッサ（以下、ＭＭＣＵと記
す）１６とが設けられる。
【００１５】ＳＭＣＵ１１が応用機器３におけるターゲ
ットマイクロプロセッサの機能を代行制御（エミュレー
ション）するとき、ＳＭＣＵ１１はＭＭＣＵ１６の制御
から切離され、またＳＭＣＵ１１の制御動作状態が予め
定められている状態に到達してブレークされる時、ＭＭ
ＣＵ１６の制御を受けることになる。このような制御状
態の切換えがエミュレーション制御部１２によって行わ
れる。
ットマイクロプロセッサの機能を代行制御（エミュレー
ション）するとき、ＳＭＣＵ１１はＭＭＣＵ１６の制御
から切離され、またＳＭＣＵ１１の制御動作状態が予め
定められている状態に到達してブレークされる時、ＭＭ
ＣＵ１６の制御を受けることになる。このような制御状
態の切換えがエミュレーション制御部１２によって行わ
れる。
【００１６】インサーキットエミュレータ２には、上記
エミュレーション制御部１２の他に、ＳＭＣＵ１１の制
御状態やスレーブバス２１の状態を監視してその状態が
予め設定された状態に達したときエミュレーション動作
を停止するためのブレーク制御部１３、スレーブバス２
１に与えられるデータやアドレスさらには制御情報を逐
次トレースして蓄えるリアルタイムトレース部１４、応
用機器３に含まれるべきデータメモリやプログラムメモ
リを代行するための代行メモリ部１５、ＳＭＣＵ１１に
よって実行されるプログラムの通過アドレスに応じてカ
バレジトレースを行うカバレジトレース部５０を有し、
それらが、スレーブバス２１を介してＳＭＣＵ１１に、
またマスタバス２２を介してＭＭＣＵ１６に接続されて
いる。そして上記各ブロックの機能実行は、インサーキ
ットエミュレータ２に接続された親計算機１のコンソー
ル１０からコントロール可能とされる。
エミュレーション制御部１２の他に、ＳＭＣＵ１１の制
御状態やスレーブバス２１の状態を監視してその状態が
予め設定された状態に達したときエミュレーション動作
を停止するためのブレーク制御部１３、スレーブバス２
１に与えられるデータやアドレスさらには制御情報を逐
次トレースして蓄えるリアルタイムトレース部１４、応
用機器３に含まれるべきデータメモリやプログラムメモ
リを代行するための代行メモリ部１５、ＳＭＣＵ１１に
よって実行されるプログラムの通過アドレスに応じてカ
バレジトレースを行うカバレジトレース部５０を有し、
それらが、スレーブバス２１を介してＳＭＣＵ１１に、
またマスタバス２２を介してＭＭＣＵ１６に接続されて
いる。そして上記各ブロックの機能実行は、インサーキ
ットエミュレータ２に接続された親計算機１のコンソー
ル１０からコントロール可能とされる。
【００１７】更にインサーキットエミュレータ２内に
は、ＭＭＣＵ１６がコンソール１０との間でデータ通信
を行うためのシリアルインタフェース回路１７が設けら
れ、また、ＳＭＣＵ１１からはインタフェース回路１８
を介してケーブル４が引出されている。
は、ＭＭＣＵ１６がコンソール１０との間でデータ通信
を行うためのシリアルインタフェース回路１７が設けら
れ、また、ＳＭＣＵ１１からはインタフェース回路１８
を介してケーブル４が引出されている。
【００１８】図１には上記カバレジトレース部５０の構
成例が示される。
成例が示される。
【００１９】図１に示されるようにこのカバレジトレー
ス部５０は、特に制限されないが、カバレジトレースの
制御を行うカバレジ回路３０と、カバレジ情報を記憶す
るためのカバレジメモリ４０と、実行されたユーザプロ
グラムの最上位アドレスと、最下位アドレスとを保存す
るためのアドレス保存回路６とを含む。図３に示される
スレーブバス２１は、図１に示されるように、スレーブ
アドレスバス２１Ａと、スレーブデータバス２１Ｄとを
含む。上記カバレジメモリ４０はスレーブアドレスバス
２１Ａを介してＳＭＣＵ１１に結合され、上記カバレジ
回路３０は、上記スレーブデータバス２１Ｄを介してＳ
ＭＣＵ１１に結合される。上記アドレス保存回路６は、
特に制限されないが、以下のように構成される。
ス部５０は、特に制限されないが、カバレジトレースの
制御を行うカバレジ回路３０と、カバレジ情報を記憶す
るためのカバレジメモリ４０と、実行されたユーザプロ
グラムの最上位アドレスと、最下位アドレスとを保存す
るためのアドレス保存回路６とを含む。図３に示される
スレーブバス２１は、図１に示されるように、スレーブ
アドレスバス２１Ａと、スレーブデータバス２１Ｄとを
含む。上記カバレジメモリ４０はスレーブアドレスバス
２１Ａを介してＳＭＣＵ１１に結合され、上記カバレジ
回路３０は、上記スレーブデータバス２１Ｄを介してＳ
ＭＣＵ１１に結合される。上記アドレス保存回路６は、
特に制限されないが、以下のように構成される。
【００２０】ユーザプログラム実行時のエミュレーショ
ンアドレスのサイクル単位に上記カバレジメモリ４０に
所定のフラグがセットされる。このカバレジメモリ４０
の記憶内容は、後のカバレジ解析処理に供されるが、そ
の場合の処理時間の短縮化を図るため、本実施例では、
ユーザプログラムの実行アドレスの範囲を示す情報を得
るようにしている。そのような情報を得るため、特に制
限されないが、本実施例では、エミュレーションアドレ
スの上位を保存するための上位アドレス保存ラッチ回路
７と、下位アドレス保存ラッチ回路８とが設けられる。
ンアドレスのサイクル単位に上記カバレジメモリ４０に
所定のフラグがセットされる。このカバレジメモリ４０
の記憶内容は、後のカバレジ解析処理に供されるが、そ
の場合の処理時間の短縮化を図るため、本実施例では、
ユーザプログラムの実行アドレスの範囲を示す情報を得
るようにしている。そのような情報を得るため、特に制
限されないが、本実施例では、エミュレーションアドレ
スの上位を保存するための上位アドレス保存ラッチ回路
７と、下位アドレス保存ラッチ回路８とが設けられる。
【００２１】上位アドレス保存ラッチ回路７の後段に
は、その出力と上記スレーブアドレスバス２１Ａのアド
レスとを比較するための比較器４４が配置され、この比
較結果に基づいて上位アドレス保存ラッチ回路７の保持
内容が更新されるようになっている。すなわち、比較器
４４において、スレーブアドレスバス２１Ａのアドレス
が、上位アドレス保存ラッチ回路７に現在保持されてい
るアドレスよりも大きいと判断された場合には、当該比
較器４４の出力がアクティブ状態とされ、それにより上
位アドレス保存ラッチ回路７の保持内容が、そのときの
スレーブアドレスバス２１Ａのアドレスに書き換えられ
る。そのようにして上位アドレス保存ラッチ回路７に
は、それまでの実行アドレスの最上位アドレスが保持さ
れる。
は、その出力と上記スレーブアドレスバス２１Ａのアド
レスとを比較するための比較器４４が配置され、この比
較結果に基づいて上位アドレス保存ラッチ回路７の保持
内容が更新されるようになっている。すなわち、比較器
４４において、スレーブアドレスバス２１Ａのアドレス
が、上位アドレス保存ラッチ回路７に現在保持されてい
るアドレスよりも大きいと判断された場合には、当該比
較器４４の出力がアクティブ状態とされ、それにより上
位アドレス保存ラッチ回路７の保持内容が、そのときの
スレーブアドレスバス２１Ａのアドレスに書き換えられ
る。そのようにして上位アドレス保存ラッチ回路７に
は、それまでの実行アドレスの最上位アドレスが保持さ
れる。
【００２２】また、下位アドレス保存ラッチ回路８の後
段には、その出力と上記スレーブアドレスバス２１Ａの
アドレスとを比較するための比較器４３が配置され、こ
の比較結果に基づいて下位アドレス保存ラッチ回路８の
保持内容が更新されるようになっている。すなわち、比
較器４３において、スレーブアドレスバス２１Ａのアド
レスが、下位アドレス保存ラッチ回路８に現在保持され
ているアドレスよりも小さいと判断された場合には、当
該比較器４３の出力がアクティブ状態とされ、それによ
り下位アドレス保存ラッチ回路８の保持内容が、そのと
きのスレーブアドレスバス２１Ａのアドレスに書き換え
られる。そのようにして、下位アドレス保存ラッチ回路
８には、それまでの実行アドレスの最下位アドレスが保
持される。
段には、その出力と上記スレーブアドレスバス２１Ａの
アドレスとを比較するための比較器４３が配置され、こ
の比較結果に基づいて下位アドレス保存ラッチ回路８の
保持内容が更新されるようになっている。すなわち、比
較器４３において、スレーブアドレスバス２１Ａのアド
レスが、下位アドレス保存ラッチ回路８に現在保持され
ているアドレスよりも小さいと判断された場合には、当
該比較器４３の出力がアクティブ状態とされ、それによ
り下位アドレス保存ラッチ回路８の保持内容が、そのと
きのスレーブアドレスバス２１Ａのアドレスに書き換え
られる。そのようにして、下位アドレス保存ラッチ回路
８には、それまでの実行アドレスの最下位アドレスが保
持される。
【００２３】上記のように上位アドレス保存ラッチ回路
７に保持された情報と下位アドレス保存ラッチ回路８に
保持された情報とによって、ユーザプログラム実行アド
レスの範囲が示される。そのような情報が、データバス
バッファ４５を介してＳＭＣＵ１１に伝達されることに
よって、当該ＳＭＣＵ１１は、ユーザプログラムの実行
範囲に属する情報のみをカバレジ解析処理対象とするこ
とができ、それによって解析処理時間の短縮が可能とさ
れる。
７に保持された情報と下位アドレス保存ラッチ回路８に
保持された情報とによって、ユーザプログラム実行アド
レスの範囲が示される。そのような情報が、データバス
バッファ４５を介してＳＭＣＵ１１に伝達されることに
よって、当該ＳＭＣＵ１１は、ユーザプログラムの実行
範囲に属する情報のみをカバレジ解析処理対象とするこ
とができ、それによって解析処理時間の短縮が可能とさ
れる。
【００２４】次に本実施例におけるカバレジ解析を、従
来方式との関係で説明する。
来方式との関係で説明する。
【００２５】図４には、カバレジ解析処理の従来方式が
示される。
示される。
【００２６】従来方式に従えば、先ず、カバレジメモリ
４０の最下位アドレスがＳＭＣＵ１１のワークレジスタ
に行われる（ステップＳＴ１）。ここにいう最下位アド
レスとは、ＳＭＣＵ１１に割付けられたカバレジメモリ
４０の一番下のアドレスを指す。それによりＳＭＣＵ１
１はカバレジメモリ４０のカバレジデータを読み込み
（ステップＳＴ２）、それの内容判定を行う（ステップ
ＳＴ３）。この判定において、ＳＭＣＵ１１によってユ
ーザプログラムが実行されていると判断された場合に
は、実行アドレスの表示を行い（ステップＳＴ４）、ワ
ークレジスタにセットされているアドレスがインクリメ
ントされ（ステップＳＴ５）、セットアドレスの判定が
行われる（ステップＳＴ６）。尚、上記ステップＳＴ３
の判別において、ユーザプログラムが実行されていない
と判断された場合には、上記ステップＳＴ４の実行アド
レス表示を行うことなくセットアドレスのインクリメン
トが行われる。ステップＳＴ６のセットアドレス判定に
おいて、当該セットアドレスが、ＳＭＣＵ１１に割付け
られたカバレジメモリの一番上のアドレス（最上位アド
レス）に達していないと判断された場合には、上記ステ
ップＳＴ２のカバレジデータの読み込みが行われ、それ
についての内容判定等、上記した処理が実行される。上
記ステップＳＴ２からＳＴ６の処理は、ステップＳＴ６
の判別においてセットアドレスが最上位アドレスを越え
たと判断されるまで繰り返される。つまり、カバレジメ
モリ４０の記憶内容に拘らず、最下位アドレスから最上
位アドレスまで、その内容判定が行われ、そのために、
カバレジ解析に多くの時間を要した。
４０の最下位アドレスがＳＭＣＵ１１のワークレジスタ
に行われる（ステップＳＴ１）。ここにいう最下位アド
レスとは、ＳＭＣＵ１１に割付けられたカバレジメモリ
４０の一番下のアドレスを指す。それによりＳＭＣＵ１
１はカバレジメモリ４０のカバレジデータを読み込み
（ステップＳＴ２）、それの内容判定を行う（ステップ
ＳＴ３）。この判定において、ＳＭＣＵ１１によってユ
ーザプログラムが実行されていると判断された場合に
は、実行アドレスの表示を行い（ステップＳＴ４）、ワ
ークレジスタにセットされているアドレスがインクリメ
ントされ（ステップＳＴ５）、セットアドレスの判定が
行われる（ステップＳＴ６）。尚、上記ステップＳＴ３
の判別において、ユーザプログラムが実行されていない
と判断された場合には、上記ステップＳＴ４の実行アド
レス表示を行うことなくセットアドレスのインクリメン
トが行われる。ステップＳＴ６のセットアドレス判定に
おいて、当該セットアドレスが、ＳＭＣＵ１１に割付け
られたカバレジメモリの一番上のアドレス（最上位アド
レス）に達していないと判断された場合には、上記ステ
ップＳＴ２のカバレジデータの読み込みが行われ、それ
についての内容判定等、上記した処理が実行される。上
記ステップＳＴ２からＳＴ６の処理は、ステップＳＴ６
の判別においてセットアドレスが最上位アドレスを越え
たと判断されるまで繰り返される。つまり、カバレジメ
モリ４０の記憶内容に拘らず、最下位アドレスから最上
位アドレスまで、その内容判定が行われ、そのために、
カバレジ解析に多くの時間を要した。
【００２７】それに対して、本実施例エミュレータにお
いては、ユーザプログラム実行アドレスの範囲を示す情
報を利用することにより、カバレジメモリ４０の無駄な
アドレス内容検索を不要とし、それによってカバレジ解
析時間の短縮化を図っている。
いては、ユーザプログラム実行アドレスの範囲を示す情
報を利用することにより、カバレジメモリ４０の無駄な
アドレス内容検索を不要とし、それによってカバレジ解
析時間の短縮化を図っている。
【００２８】すなわち、本実施例エミュレータにおいて
は、図５に示されるように、スレーブデータバス２１Ｄ
を介して下位アドレス保存ラッチ回路８のラッチデータ
がＳＭＣＵ１１に読み込まれ（ステップＳＴ１１）、そ
れが、ＳＭＣＵ１１のワークレジスタにセットされる
（ステップＳＴ１２）。つまり、従来方式では、ＳＭＣ
Ｕ１１に割付けられたカバレジメモリ４０の一番下のア
ドレスがワークレジスタにセットされたが、本実施例エ
ミュレータでは、カバレジメモリ４０の最下位アドレス
ではなく、最下位アドレス保存ラッチ回路８の保持アド
レス情報がワークレジスタにセットされる。それにより
ＳＭＣＵ１１は、ワークレジスタにセットされたアドレ
スに従ってカバレジメモリ４０のカバレジデータを読み
込み（ステップＳＴ１３）、それの内容判定を行う（ス
テップＳＴ１４）。この判定において、ＳＭＣＵ１１に
よってユーザプログラムが実行されていると判断された
場合には、実行アドレスの表示を行い（ステップＳＴ１
５）、ワークレジスタにセットされているアドレスがイ
ンクリメントされ（ステップＳＴ１６）、セットアドレ
スの判定が行われる（ステップＳＴ１７）。尚、上記ス
テップＳＴ１４の判別において、ユーザプログラムが実
行されていないと判断された場合には、上記ステップＳ
Ｔ１５の実行アドレス表示を行うことなくセットアドレ
スのインクリメントが行われる。ステップＳＴ１７のセ
ットアドレス判定において、当該セットアドレスが、上
位アドレス保存ラッチ回路７の保持値（最上位アドレ
ス）に達していないと判断された場合には、当該セット
アドレスについて上記ステップＳＴ１３のカバレジデー
タの読み込みが行われ、それについての内容判定等、上
記した処理が実行される。上記ステップＳＴ１３からＳ
Ｔ１７の処理は、ステップＳＴ１７の判別において、Ｓ
ＭＣＵ１１のワークレジスタセットアドレスが、上位ア
ドレス保存アドレスラッチ回路７の保持値を越えたと判
断されるまで繰り返される。そのようにして、ユーザプ
ログラム実行アドレス範囲についてのカバレジ解析が行
われる。すなわち、従来方式においてカバレジメモリ４
０の最下位アドレスから最上位アドレスまで、その内容
判定が行われるのに対して、本実施例エミュレータにお
いては、上位アドレス保存ラッチ回路７と下位アドレス
保存ラッチ回路８との保持情報を利用することにより、
カバレジメモリ４０の無駄なアドレス内容検索が不要と
され、それによってカバレジ解析時間の短縮化が可能と
される。
は、図５に示されるように、スレーブデータバス２１Ｄ
を介して下位アドレス保存ラッチ回路８のラッチデータ
がＳＭＣＵ１１に読み込まれ（ステップＳＴ１１）、そ
れが、ＳＭＣＵ１１のワークレジスタにセットされる
（ステップＳＴ１２）。つまり、従来方式では、ＳＭＣ
Ｕ１１に割付けられたカバレジメモリ４０の一番下のア
ドレスがワークレジスタにセットされたが、本実施例エ
ミュレータでは、カバレジメモリ４０の最下位アドレス
ではなく、最下位アドレス保存ラッチ回路８の保持アド
レス情報がワークレジスタにセットされる。それにより
ＳＭＣＵ１１は、ワークレジスタにセットされたアドレ
スに従ってカバレジメモリ４０のカバレジデータを読み
込み（ステップＳＴ１３）、それの内容判定を行う（ス
テップＳＴ１４）。この判定において、ＳＭＣＵ１１に
よってユーザプログラムが実行されていると判断された
場合には、実行アドレスの表示を行い（ステップＳＴ１
５）、ワークレジスタにセットされているアドレスがイ
ンクリメントされ（ステップＳＴ１６）、セットアドレ
スの判定が行われる（ステップＳＴ１７）。尚、上記ス
テップＳＴ１４の判別において、ユーザプログラムが実
行されていないと判断された場合には、上記ステップＳ
Ｔ１５の実行アドレス表示を行うことなくセットアドレ
スのインクリメントが行われる。ステップＳＴ１７のセ
ットアドレス判定において、当該セットアドレスが、上
位アドレス保存ラッチ回路７の保持値（最上位アドレ
ス）に達していないと判断された場合には、当該セット
アドレスについて上記ステップＳＴ１３のカバレジデー
タの読み込みが行われ、それについての内容判定等、上
記した処理が実行される。上記ステップＳＴ１３からＳ
Ｔ１７の処理は、ステップＳＴ１７の判別において、Ｓ
ＭＣＵ１１のワークレジスタセットアドレスが、上位ア
ドレス保存アドレスラッチ回路７の保持値を越えたと判
断されるまで繰り返される。そのようにして、ユーザプ
ログラム実行アドレス範囲についてのカバレジ解析が行
われる。すなわち、従来方式においてカバレジメモリ４
０の最下位アドレスから最上位アドレスまで、その内容
判定が行われるのに対して、本実施例エミュレータにお
いては、上位アドレス保存ラッチ回路７と下位アドレス
保存ラッチ回路８との保持情報を利用することにより、
カバレジメモリ４０の無駄なアドレス内容検索が不要と
され、それによってカバレジ解析時間の短縮化が可能と
される。
【００２９】上記実施例によれば以下の作用効果を得る
ことができる。
ことができる。
【００３０】（１）ユーザプログラムの実行アドレスの
範囲を示す情報を得るため、エミュレーションアドレス
の上位を保存するための上位アドレス保存ラッチ回路７
と、下位アドレス保存ラッチ回路８とが設けられ、カバ
レジ解析において上位アドレス保存ラッチ回路７と下位
アドレス保存ラッチ回路８との保持情報を利用すること
により、カバレジメモリ４０の無駄なアドレス内容検索
が不要とされ、それによってカバレジ解析時間の短縮化
が可能とされる。
範囲を示す情報を得るため、エミュレーションアドレス
の上位を保存するための上位アドレス保存ラッチ回路７
と、下位アドレス保存ラッチ回路８とが設けられ、カバ
レジ解析において上位アドレス保存ラッチ回路７と下位
アドレス保存ラッチ回路８との保持情報を利用すること
により、カバレジメモリ４０の無駄なアドレス内容検索
が不要とされ、それによってカバレジ解析時間の短縮化
が可能とされる。
【００３１】（２）エミュレーションアドレスの上位を
保存するための上位アドレス保存ラッチ回路７と、下位
アドレス保存ラッチ回路８とを設けることは、ユーザプ
ログラムの実行アドレスの範囲を示す情報を容易に得る
ことができる。
保存するための上位アドレス保存ラッチ回路７と、下位
アドレス保存ラッチ回路８とを設けることは、ユーザプ
ログラムの実行アドレスの範囲を示す情報を容易に得る
ことができる。
【００３２】（３）上位アドレス保存ラッチ回路７の後
段に、その出力と上記スレーブアドレスバス２１Ａのア
ドレスとを比較するための比較器４４が配置され、この
比較結果に基づいて上位アドレス保存ラッチ回路７の保
持内容が更新されるように構成されることにより、上位
アドレス保存ラッチ回路７には、それまでの実行アドレ
スの最上位アドレスが的確に保持される。また、同様に
下位アドレス保存ラッチ回路８の後段に、その出力と上
記スレーブアドレスバス２１Ａのアドレスとを比較する
ための比較器４３が配置され、この比較結果に基づいて
下位アドレス保存ラッチ回路８の保持内容が更新される
ように構成されることにより、下位アドレス保存ラッチ
回路８には、それまでの実行アドレスの最下位アドレス
が的確に保持される。
段に、その出力と上記スレーブアドレスバス２１Ａのア
ドレスとを比較するための比較器４４が配置され、この
比較結果に基づいて上位アドレス保存ラッチ回路７の保
持内容が更新されるように構成されることにより、上位
アドレス保存ラッチ回路７には、それまでの実行アドレ
スの最上位アドレスが的確に保持される。また、同様に
下位アドレス保存ラッチ回路８の後段に、その出力と上
記スレーブアドレスバス２１Ａのアドレスとを比較する
ための比較器４３が配置され、この比較結果に基づいて
下位アドレス保存ラッチ回路８の保持内容が更新される
ように構成されることにより、下位アドレス保存ラッチ
回路８には、それまでの実行アドレスの最下位アドレス
が的確に保持される。
【００３３】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。
【００３４】例えば、上記実施例では、上位アドレス保
存ラッチ回路７と下位アドレス保存ラッチ回路８とを含
むものについて説明したが、そのいずれか一方を省略す
るようにしても、従来のカバレジ解析に対して、ある程
度の時間短縮は可能とされる。また、上記実施例では、
ステップＳＴ１２のアドレスセットにおいてＳＭＣＵ１
１のワークレジスタに下位アドレス保存ラッチ回路８の
保持情報をセットするようにしたが、上位アドレス保存
ラッチ回路７の保持情報を上記ワークレジスタにセット
するようにしてもよい。その場合、ステップＳＴ１６で
はセットアドレスのインクリメントではなく、セットア
ドレスのデクリメントを行うようにする。
存ラッチ回路７と下位アドレス保存ラッチ回路８とを含
むものについて説明したが、そのいずれか一方を省略す
るようにしても、従来のカバレジ解析に対して、ある程
度の時間短縮は可能とされる。また、上記実施例では、
ステップＳＴ１２のアドレスセットにおいてＳＭＣＵ１
１のワークレジスタに下位アドレス保存ラッチ回路８の
保持情報をセットするようにしたが、上位アドレス保存
ラッチ回路７の保持情報を上記ワークレジスタにセット
するようにしてもよい。その場合、ステップＳＴ１６で
はセットアドレスのインクリメントではなく、セットア
ドレスのデクリメントを行うようにする。
【００３５】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるインサ
ーキットエミュレータに適用した場合について説明した
が、本発明はそれに限定されるものではなく、ロジック
アナライザや、その他のデバックシステムに適用するこ
とができる。
なされた発明をその背景となった利用分野であるインサ
ーキットエミュレータに適用した場合について説明した
が、本発明はそれに限定されるものではなく、ロジック
アナライザや、その他のデバックシステムに適用するこ
とができる。
【００３６】本発明は、少なくともカバレジトレースを
行うことを条件に適用することができる。
行うことを条件に適用することができる。
【００３７】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【００３８】すなわち、ユーザプログラム実行アドレス
の範囲を示す情報を得ることにより、そのような情報に
基づいてカバレジ解析する限りにおいてカバレジメモリ
の無駄なアドレス内容検索が不要とされ、それによっ
て、カバレジ解析時間の短縮が可能とされる。
の範囲を示す情報を得ることにより、そのような情報に
基づいてカバレジ解析する限りにおいてカバレジメモリ
の無駄なアドレス内容検索が不要とされ、それによっ
て、カバレジ解析時間の短縮が可能とされる。
【図１】図１は本発明の一実施例に係るインサーキット
エミュレータにおける主要部の構成ブロック図である。
エミュレータにおける主要部の構成ブロック図である。
【図２】図２は上記インサーキットエミュレータを含む
マイクロコンピュータ開発用システムの構成ブロック図
である。
マイクロコンピュータ開発用システムの構成ブロック図
である。
【図３】図３は上記インサーキットエミュレータの構成
ブロック図である。
ブロック図である。
【図４】図４は従来装置におけるカバレジ解析処理手順
が示されるフローチャートである。
が示されるフローチャートである。
【図５】図５は上記インサーキットエミュレータにおけ
るカバレジ解析処理手順が示されるフローチャートであ
る。
るカバレジ解析処理手順が示されるフローチャートであ
る。
１ 親計算機 ２ インサーキットエミュレータ ３ マイクロプロセッサ応用機器 ６ アドレス保存回路 ７ 上位アドレス保存ラッチ回路 ８ 下位アドレス保存ラッチ回路 １１ ＳＭＣＵ １２ エミュレーション制御部 １３ ブレーク制御部 １４ リアルタイムトレース部 １５ 代行メモリ部 １６ ＭＭＣＵ １７ シリアルインタフェース １８ インタフェース ２１ スレーブバス ２１Ａ スレーブアドレスバス ２１Ｄ スレーブアドレスバス ２２ マスタバス ３０ カバレジ回路 ４０ カバレジメモリ ４３ 比較器 ４４ 比較器 ４５ データバスバッファ ５０ カバレジトレース部
Claims (5)
- 【請求項１】 マイクロプロセッサによるユーザプログ
ラム実行アドレスをトレースし、そのトレース結果を解
析することによってカバレジ情報を得るためのカバレジ
方式において、ユーザプログラム実行アドレスの範囲を
示す情報を収集するステップと、このステップにおいて
収集された情報に基づきユーザプログラム実行アドレス
範囲についてのカバレジ解析を行うステップとを含むこ
とを特徴とするカバレジ方式。 - 【請求項２】 上記ユーザプログラム実行アドレスの範
囲を示す情報は、ユーザプログラム実行アドレスのうち
の最上位アドレス情報及び最下位アドレス情報とされる
請求項１記載のカバレジ方式。 - 【請求項３】 マイクロプロセッサによるユーザプログ
ラム実行アドレスをトレースするためのカバレジトレー
ス部を含むエミュレータにおいて、ユーザプログラム実
行アドレスの範囲を示す情報を保存するためのアドレス
保存回路を含むことを特徴とするエミュレータ。 - 【請求項４】 上記アドレス保存回路は、ユーザプログ
ラム実行アドレスのうちの最上位アドレス情報を保存す
るための上位アドレス保存ラッチ回路と、ユーザプログ
ラム実行アドレスのうちの最下位アドレス情報を保存す
るための下位アドレス保存ラッチ回路とを含む請求項３
記載のエミュレータ。 - 【請求項５】 上位アドレス保存ラッチ回路の保存内容
とユーザプログラム実行アドレスとを比較し、その比較
結果に基づいて当該上位アドレス保存ラッチ回路の保存
内容を更新するための第１比較器と、下位アドレス保存
ラッチ回路の保存内容とユーザプログラム実行アドレス
とを比較し、その比較結果に基づいて当該下位アドレス
保存ラッチ回路の保存内容を更新するための第２比較器
とを含む請求項４記載のエミュレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3261159A JPH0573358A (ja) | 1991-09-12 | 1991-09-12 | カバレジ方式、及びエミユレータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3261159A JPH0573358A (ja) | 1991-09-12 | 1991-09-12 | カバレジ方式、及びエミユレータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0573358A true JPH0573358A (ja) | 1993-03-26 |
Family
ID=17357936
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3261159A Withdrawn JPH0573358A (ja) | 1991-09-12 | 1991-09-12 | カバレジ方式、及びエミユレータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0573358A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11120030A (ja) * | 1997-10-21 | 1999-04-30 | Toshiba Corp | プログラムのテスト装置及び方法並びにプログラムのテスト用ソフトウェアを記録した記録媒体 |
-
1991
- 1991-09-12 JP JP3261159A patent/JPH0573358A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11120030A (ja) * | 1997-10-21 | 1999-04-30 | Toshiba Corp | プログラムのテスト装置及び方法並びにプログラムのテスト用ソフトウェアを記録した記録媒体 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981203 |